Vdmos溝槽刻蝕方法及vdmos的制作方法
【技術領域】
[0001]本發明涉及半導體技術領域，尤其涉及一種VDM0S溝槽刻蝕方法及VDM0S。
【背景技術】
[0002]對于溝槽VDM0S來說，溝槽刻蝕是非常重要的一個步驟，溝槽的形貌(側壁陡直度/溝槽底部形貌等)對于產品關鍵電性參數如IDSS(源漏間漏電)/IGSS(柵源間漏電)/vth (開啟電壓)等有很大影響。
[0003]一般的，現有技術中均采用ICP (感應耦合等離子體刻蝕)工藝來進行溝槽刻蝕，即在真空腔體內使用射頻電極對被加工的硅片進行刻蝕，圖1展示了這種刻蝕工藝的刻蝕過程。該工藝為化學反應和物理轟擊同時進行。等離子氣體通入到真空腔內以后，被在上下電極形成的電廠中加速，對硅片進行轟擊。刻蝕過程分為兩個步驟，化學反應和物理轟擊，其中化學反應和硅片生成的聚合物可以起到保護側壁陡直的作用，處于底部的聚合物會被物理轟擊打掉。位于側壁的聚合物可以通過后續的清洗去除。兩種方式共同作用，刻蝕剖面可以通過調節等離子體條件和氣體組分來調節。這種物理轟擊和化學反應同時進行的過程可以有好的線寬控制和不錯的選擇比。
[0004]現有技術中，溝槽VDM0S溝槽刻蝕工藝中真空腔體的壓力為35毫托，射頻電極上施加的功率(即上電極施加的功率)500W，注入到真空腔內的組分氣體包括HBR、He/02和NF3,組分氣體中各種氣體的流量依次為55sccm、6sccm、7sccm,刻蝕過程的時長為312s。
[0005]在實現本發明的過程中，現有技術中的刻蝕工藝容易導致過刻，造成刻蝕得到的溝槽不符合要求。圖2展示了現有技術中提供的刻蝕工藝造成硅襯底過刻的一種情況。
【發明內容】
[0006]本發明的目的在于防止VDM0S溝槽的過度刻蝕，保證VDM0S溝槽的底部形貌。
[0007]為了達到上述目的，本發明提供了提供一種新的VDM0S溝槽刻蝕方法，該方法在真空腔體中采用感應耦合等離子體刻蝕工藝對半導體襯底進行刻蝕，在刻蝕的過程中所述真空腔體的壓力為120到130毫托。
[0008]優選的，在刻蝕過程中所述真空腔體的壓力為125毫托。
[0009]優選的，該方法還包括:
[0010]在刻蝕過程中，所述射頻電極上施加的功率為780-820W。
[0011]優選的，該方法在刻蝕過程中在所述射頻電極上施加的功率800W。
[0012]優選的，刻蝕過程的時長為230-240S。
[0013]優選的，刻蝕過程的時長為235s。
[0014]優選的，在刻蝕過程中，注入到真空腔內的組分氣體為HBr、He/02和NF3。
[0015]優選的，在刻蝕過程中，HBR氣體的流量為60SCCm ；
[0016]He/02氣體的流量為lOsccm ;
[0017]NF3氣體的流量為4sccm。
[0018]優選的，在刻蝕過程中，在射頻電極的兩極之間施加強度為60Gs的磁場。
[0019]本發明還提供了利用上述任一項所述的方法制作的VDM0S。
[0020]本發明提供的VDM0S溝槽刻蝕方法相比與現有技術中的溝槽刻蝕工藝，提高了刻蝕過程中真空腔體內的壓力，這樣能夠有效降低等離子體在溝槽底部的存在時間，降低化學反應速率，從而使刻蝕過程更加可控，能夠有效避免溝槽底部的過刻。
【附圖說明】
[0021]圖1為采用ICP工藝進行VDM0S刻蝕的刻蝕過程的示意圖；
[0022]圖2示出了現有技術中提供的刻蝕工藝造成硅襯底過刻的一種情況；
[0023]圖3為本發明優選的實施例提供的VDM0S溝槽刻蝕方法的流程示意圖；
[0024]圖4為采用本發明實施例提供的VDM0S溝槽刻蝕方法刻蝕的一個VDM0S溝槽的示意圖。
【具體實施方式】
[0025]下面結合附圖和實施例，對本發明的【具體實施方式】作進一步描述。以下實施例僅用于更加清楚地說明本發明的技術方案，而不能以此來限制本發明的保護范圍。
[0026]本發明提供了一種垂直雙擴散金屬-氧化物半導體場效應晶體管VDM0S溝槽刻蝕方法，該方法在真空腔體中采用感應耦合等離子體刻蝕工藝對半導體襯底進行刻蝕，如圖3所示，該方法包括:
[0027]步驟301，提供真空腔體和半導體襯體；
[0028]步驟302，在所述真空腔體內對所述半導體襯體進行刻蝕；其中，在刻蝕過程中所述真空腔體的壓力為120到130毫托。
[0029]本發明提供的VDM0S溝槽刻蝕方法相比與現有技術中的溝槽刻蝕工藝，提高了刻蝕過程中真空腔體內的壓力，這樣能夠有效降低等離子體在溝槽底部的存在時間，降低化學反應速率，從而使刻蝕過程更加可控，能夠有效避免溝槽底部的過刻。
[0030]優選的，在刻蝕過程中所述真空腔體的壓力為125毫托。
[0031]本申請發明人經過大量的實驗和統計發現，在刻蝕過程中，將真空腔體的壓力設定為125毫托，能夠取得最好的刻蝕效果。
[0032]優選的，在刻蝕過程中，所述射頻電極上施加的功率為780-820W。
[0033]本發明優選的實施例中，通過提高電極功率，可以提高物理轟擊效率，能夠在一定程度上避免因腔內壓力的提升造成的刻蝕速率過慢，同時由于降低化學反應速率，提高物理轟擊效率，能夠有效控制溝槽底部的形貌。
[0034]優選的，在刻蝕過程中在所述射頻電極上施加的功率800W。
[0035]在刻蝕過程中，在將真空腔體的壓力設定為125毫托至130毫托時，將在射頻電極施加的功率穩定在800W能夠取得最好的刻蝕效果。
[0036]優選的，刻蝕過程的時長為230-240S。
[0037]優選的，刻蝕過程的時長為235s。
[0038]將刻蝕過程的時長設置在230-240S能夠保證刻蝕的深度。而設置為235s能夠保證最佳的刻蝕深度。
[0039]優選的，在刻蝕過程中，注入到真空腔內的組分氣體為HBr、He/0jP NF3。這里HBr/02作為主要化學反應氣源，He起到冷卻作用，NF3可以起到保護側壁的作用，當然實際應用中也可以采用其他能夠達到同等效果的氣體。
[0040]優選的，在刻蝕過程中，HBR氣體的流量為60SCCm ；
[0041]He/02氣體的流量為lOsccm ;
[0042]NF3氣體的流量為4 s c cm。
[0043]將上述的組分氣體的流量設定為上述參數能夠獲得最好的溝槽底部形貌。
[0044]優選的，在刻蝕過程中，在射頻電極的兩極之間施加強度為60Gs的磁場。
[0045]通過這種方式，能夠增加對半導體襯底的轟擊強度。
[0046]本發明還提供了一種利用上述任一項所述的方法制作的垂直雙擴散金屬-氧化物半導體場效應晶體管VDM0S。
[0047]以上所述僅是本發明的優選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發明技術原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護范圍。
【主權項】
1.一種垂直雙擴散金屬-氧化物半導體場效應晶體管VDMOS溝槽刻蝕方法，其特征在于，該方法在真空腔體中采用感應耦合等離子體刻蝕工藝對半導體襯底進行刻蝕，在刻蝕的過程中所述真空腔體的壓力為120到130毫托。2.如權利要求1所述的方法，其特征在于， 在刻蝕過程中所述真空腔體的壓力為125毫托。3.如權利要求1所述的方法，其特征在于，在刻蝕過程中，射頻電極上施加的功率為780-820W。4.如權利要求3所述的方法，其特征在于，在刻蝕過程中在所述射頻電極上施加的功率具體為800W。5.如權利要求3所述的方法，其特征在于，刻蝕過程的時長為230-240S。6.如權利要求5所述的方法，其特征在于，刻蝕過程的時長具體為235s。7.如權利要求5所述的方法，其特征在于，在刻蝕過程中，通入到真空腔內的組分氣體為 HBr、He/02 和 NF3。8.如權利要求7所述的方法，其特征在于，在刻蝕過程中，HBr氣體的流量為60sccm；He/02氣體的流量為lOsccm ；NF3氣體的流量為4sccm。9.如權利要求8所述的方法，其特征在于，在刻蝕過程中，在射頻電極的兩極之間施加強度為60Gs的磁場。10.一種利用如權利要求1-9任一項所述的方法制作的垂直雙擴散金屬-氧化物半導體場效應晶體管VDM0S。
【專利摘要】本發明提供了一種VDMOS溝槽刻蝕方法，該方法在真空腔體中采用感應耦合等離子體刻蝕工藝對半導體襯底進行刻蝕，在刻蝕的過程中所述真空腔體的壓力為120到130毫托。本發明中，由于提高了刻蝕過程中真空腔體內的壓力，這樣能夠有效降低等離子體在溝槽底部的存在時間，降低化學反應速率，從而使刻蝕過程更加可控，能夠有效避免溝槽底部的過刻。
【IPC分類】H01L21/3065
【公開號】CN105489482
【申請號】CN201410476065
【發明人】趙圣哲
【申請人】北大方正集團有限公司, 深圳方正微電子有限公司
【公開日】2016年4月13日
【申請日】2014年9月17日