減小芯片外電感占用空間的集成封裝結構的制作方法
【技術領域】
[0001 ] 本發明涉及電子技術領域，具體涉及一種封裝結構。
【背景技術】
[0002]芯片外圍電路常常需要設置電感，以實現濾波、抑制瞬間電流、降低電磁干擾(Electromagnetic Interference,EMI)及功率轉換等功能,然而上述電感的設置常常會過多地占用印制電路板的空間，而將電感設置于芯片上也往往會占用芯片的面積，同時造成芯片的生產工藝過于復雜，在輕小型便攜式電子設備快速發展的今天，傳統的電感布局往往不能滿足使用要求，并且不合理的布局還會影響電路性能并對電路的穩定性產生干擾。
【發明內容】
[0003]本發明的目的在于，提供一種減小芯片外電感占用空間的集成封裝結構，解決以上技術問題。
[0004]本發明所解決的技術問題可以采用以下技術方案來實現:
[0005]減小芯片外電感占用空間的集成封裝結構，用于芯片與電路板的連接，其特征在于，所述芯片上分布多個焊盤，預定位置的所述焊盤上連接一電感單元，其余位置的焊盤上連接一金屬墊塊。
[0006]本發明的減小芯片外電感占用空間的集成封裝結構，所述金屬墊塊與所述電感單兀的聞度相等。
[0007]本發明的減小芯片外電感占用空間的集成封裝結構，所述金屬墊塊及所述電感單元通過焊球與所述電路板連接。
[0008]本發明的減小芯片外電感占用空間的集成封裝結構，所述電感單元包括電感、金屬連接板，所述電感的一端連接所述焊盤，所述電感的另一端連接所述金屬連接板，所述金屬連接板的底部設置所述焊球。
[0009]本發明的減小芯片外電感占用空間的集成封裝結構，所述焊盤與所述金屬連接板之間填充絕緣介質。
[0010]本發明的減小芯片外電感占用空間的集成封裝結構，所述絕緣介質采用聚乙烯。
[0011]本發明的減小芯片外電感占用空間的集成封裝結構，所述電感采用金屬互連線繞制成的電感。
[0012]本發明的減小芯片外電感占用空間的集成封裝結構，所述電感繞制的軸線方向垂直于所述芯片。
[0013]本發明的減小芯片外電感占用空間的集成封裝結構，所述電感采用螺旋狀的電感。
[0014]有益效果:由于采用以上技術方案，本發明在芯片的設定位置的焊盤上連接電感單元，以代替外部電路中的電感，在不增加封裝結構工藝復雜度的情況下，簡化了外圍電路設計并為客戶的實際應用提供了便利，滿足低功耗高集成度的要求。
【附圖說明】
[0015]圖1為本發明的集成封裝結構的剖視圖；
[0016]圖2為本發明的設定位置的連接結構放大圖；
[0017]圖3為本發明的圖2的俯視圖；
[0018]圖4為本發明的芯片封裝結構的主體結構示意圖。
【具體實施方式】
[0019]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0020]需要說明的是，在不沖突的情況下，本發明中的實施例及實施例中的特征可以相互組合。
[0021]下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。
[0022]參照圖1、圖2、圖3、圖4，減小芯片外電感占用空間的集成封裝結構，用于芯片I與電路板的連接，其中，芯片I上分布多個焊盤，設定位置的焊盤上連接一電感單元3，其余位置的焊盤上連接一金屬墊塊2。
[0023]本發明在芯片的設定位置的焊盤上連接電感單元，以代替外部電路中的電感，在不增加封裝結構工藝復雜度的情況下，簡化了外圍電路設計并為客戶的實際應用提供了便利，滿足低功耗高集成度的要求。
[0024]本發明的減小芯片外電感占用空間的集成封裝結構，金屬墊塊2與電感單元3的高度相等。以保證芯片I與電路板連接時的平整度，及可靠性，降低虛焊等連接不可靠的缺陷。
[0025]本發明的減小芯片外電感占用空間的集成封裝結構，金屬墊塊2及電感單元3通過焊球4與電路板連接。焊球4使得芯片I與電路板連接時，引腳可以很短，縮短了信號的傳輸路徑，減小了引線電感、電阻，因而可改善電路的性能。
[0026]本發明的減小芯片外電感占用空間的集成封裝結構，參照圖2，電感單元3包括電感31、金屬連接板32,電感31的一端連接焊盤，電感31的另一端連接金屬連接板32,金屬連接板32的底部設置焊球4，通過焊球與外部電路板連接。
[0027]本發明的減小芯片外電感占用空間的集成封裝結構，芯片I可以包括基板5，基板5上陣列排布多個焊盤。焊盤與芯片I的電路引出端相對應連接。
[0028]本發明的減小芯片外電感占用空間的集成封裝結構，設定位置的焊盤與金屬連接板32之間填充絕緣介質，用以固定電感31，防止芯片I與外部電路板連接中電感31移動。絕緣介質可以采用聚乙烯及其他類似的材料。
[0029]本發明的減小芯片外電感占用空間的集成封裝結構，電感31采用金屬互連線繞制的電感。電感31繞制的軸線方向可以垂直于芯片I。優選，電感31采用螺旋狀的電感3，能夠最大程度節約空間。
[0030]以上僅為本發明較佳的實施例，并非因此限制本發明的實施方式及保護范圍，對于本領域技術人員而言，應當能夠意識到凡運用本發明說明書及圖示內容所作出的等同替
換和顯而易見的變化所得到的方案，均應當包含在本發明的保護范圍內。
【主權項】
1.減小芯片外電感占用空間的集成封裝結構，用于芯片與電路板的連接，其特征在于，所述芯片上分布多個焊盤，預定位置的所述焊盤上連接一電感單元，其余位置的焊盤上連接一金屬墊塊。2.根據權利要求1所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述金屬墊塊與所述電感單元的高度相等。3.根據權利要求1所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述金屬墊塊及所述電感單元通過焊球與所述電路板連接。4.根據權利要求3所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述電感單元包括電感、金屬連接板，所述電感的一端連接所述焊盤，所述電感的另一端連接所述金屬連接板，所述金屬連接板的底部設置所述焊球。5.根據權利要求4所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述焊盤與所述金屬連接板之間填充絕緣介質。6.根據權利要求5所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述絕緣介質采用聚乙烯。7.根據權利要求4所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述電感采用金屬互連線繞制形成。8.根據權利要求7所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述電感繞制的軸線方向垂直于所述芯片。9.根據權利要求7所述的減小芯片外電感占用空間的集成封裝結構，其特征在于，所述電感采用螺旋狀的電感。
【專利摘要】本發明涉及電子技術領域，具體涉及一種封裝結構。減小芯片外電感占用空間的集成封裝結構，用于芯片與電路板的連接，所述芯片上分布多個焊盤，預定位置的所述焊盤上連接一電感單元，其余位置的焊盤上連接一金屬墊塊。本發明在芯片的設定位置的焊盤上連接電感單元，以代替外部電路中的電感，在不增加封裝結構工藝復雜度的情況下，簡化了外圍電路設計并為客戶的實際應用提供了便利，滿足低功耗高集成度的要求。
【IPC分類】H01L23/64
【公開號】CN105448897
【申請號】CN201410438975
【發明人】樊茂, 朱小榮
【申請人】展訊通信（上海）有限公司
【公開日】2016年3月30日
【申請日】2014年8月29日