一種功率器件的高耐壓封裝子模組的制作方法
【技術領域】
[0001]本發明涉及電力半導體器件技術領域，具體涉及一種功率器件的高耐壓封裝子模組。
【背景技術】
[0002]壓接式IGBT(絕緣柵雙極型晶體管)被廣泛用于工業、信息、新能源、醫學、交通、軍事和航空領域，因其具有較高的可靠性，便于串聯，且在器件損壞時表現出短路失效模式，而被廣泛應用在智能電網等領域。
[0003]隨著全球能源互聯網的興起，電網傳輸的功率越來越大，對功率器件的耐壓等級要求也越來越高，而決定器件耐壓等級的主要有芯片本身的結構和器件封裝的結構設計兩個方面，因為器件結構有比較大的設計余地，通常芯片本身的耐壓能力是整個器件耐壓等級的瓶頸環節，而且因為對于芯片本身的耐壓設計與器件整體的耐壓結構設計是相互孤立的，沒有從整體的角度進行考慮，所以當芯片與封裝結構結合后整體的耐壓能力往往比單個環節的耐壓能力還要低。
[0004]下面以一個典型的壓接式功率器件的封裝結構為例進行說明，為方便說明，省略了器件的外圍結構，圖2和圖3是所述器件中的一個子模組結構。該結構包括中心部分及框架，所述中心部分為從上至下依次設置的上鉬片、硅芯片、下鉬片和銀片組成的疊層結構，所述框架將疊層結構組合到一起的。為了達到預期的耐壓能力，防止上、下兩極擊穿，于芯片結構中增加了耐壓環，即在芯片一面的四周邊緣處涂有一層一定寬度的絕緣材料，以增加芯片上、下兩極之間的爬電距離，理論上的爬電路徑如圖3中的曲線所示。上述結構的缺點包括:首先隨著電壓的提高耐壓環的寬度也需要隨之加寬，這就影響了芯片通流可用的面積(芯片通流只在中心未涂絕緣材料的區域)；其次實際工作中發現芯片裝配完成后子模組的耐壓能力要比裸芯片的耐壓能力還要低，這可能是芯片與框架裝配時，裝配關系影響了芯片耐壓環的實際作用。
[0005]現有器件結構(芯片結構及封裝結構)的耐壓能力有限，設計不夠合理，亟需通過考慮器件整體結構來設計器件，以提高其的耐壓能力。
【發明內容】
[0006]本發明的目的是提供一種功率器件的高耐壓封裝子模組，所述封裝子模組通過增加芯片筒狀耐壓框提高耐壓能力，封裝后的子模組并聯，再加上密封的器件管殼即得到高耐壓、大電流的功率器件。
[0007]為了實現上述目的，本發明采取以下技術方案:
[0008]—種功率器件的高耐壓封裝子模組，所述封裝子模組包括構件和框架;所述構件包括從上至下設置的上鉬片、硅芯片、下鉬片和銀片;所述框架包括內框架和外框架。
[0009]所述的封裝子模組的第一優選技術方案，所述外框架為內側設有凸臺的筒狀耐壓框。
[0010]所述的封裝子模組的第二優選技術方案，所述凸臺為其上放置所述硅芯片的矩形環。所述凸臺是與所述硅芯片形狀相同的環，且所述凸臺的橫剖面的外緣尺寸與硅芯片橫剖面尺寸相同。
[0011]所述的封裝子模組的第三優選技術方案，所述凸臺為放置所述硅芯片的設置于所述筒狀耐壓框的上端的凸臺。
[0012]所述的封裝子模組的第四優選技術方案，所述凸臺分別設于所述筒狀耐壓框上下兩端的內側，所述筒狀耐壓框的下端凸臺處與所述內框架相連。
[0013]所述的封裝子模組的第五優選技術方案，所述凸臺與所述硅芯片用膠粘接。
[0014]所述的封裝子模組的第六優選技術方案，所述凸臺與所述硅芯片澆注為一體。
[0015]所述的封裝子模組的第七優選技術方案，所述筒狀耐壓框與所述內框架用膠粘接。
[0016]所述的封裝子模組的第八優選技術方案，所述膠為聚酰亞胺膠。
[0017]所述的封裝子模組用于壓接式功率器件的應用，所述子模組利用上、下端蓋及器件外殼并聯封裝，得壓接式功率器件。
[0018]所述筒狀耐壓框和所述硅芯片在與其它部分組裝前已做成一體，由于使用了耐壓框，子模組的耐壓極限由芯片和其它結構整體決定，芯片上不需要再加工有耐壓環，這樣芯片用來通電流的面積就相對增大了。以邊長為13mm典型芯片為例，現有結構中耐壓環的寬度約1.5mm，則其通電流的面積則為lOmmX 10mm(忽略圓角等細節結構)，即100mm2，使用筒狀耐壓框時芯片周邊只需要留出1mm的寬度與環形固定件配合即可，其通電流的面積則為llmmX llmm(忽略圓角等細節結構)，即121mm2，由于芯片的通流能力基本與芯片有效面積成正比，則使用筒狀耐壓框時相同尺寸的芯片其通電流能力相應增加了21%，功率器件在不增大體積的前提下通流能力也相應增大，整體的可使用容量大大增加。
[0019]與最接近的現有技術比，本發明具有如下有益效果:
[0020]1)本發明通過增加芯片的筒狀耐壓框，使芯片發射極和集電極之間的爬電距離大大增加，模組的耐壓能力得到了提高，器件的耐壓等級也就可以做的更高；
[0021]2)同樣由于使用了筒狀耐壓框，芯片上不需要再加工有耐壓環，這樣芯片用來通電流的面積就相對增大了，功率器件在不增大體積的前提下通流能力也相應增大，整體的可使用容量大大增加。
【附圖說明】
[0022]圖1:壓接式功率器件的子模組俯視圖；
[0023]圖2:常規子模組A-A的剖視圖；
[0024]圖3:圖2中B處的放大圖；
[0025]圖4:本發明實施例1子模組A-A的剖視圖；
[0026]圖5:本發明實施例1耐壓框與硅芯片連接圖；
[0027]圖6:本發明實施例2子模組A-A的剖視圖；
[0028]圖7:本發明實施例2耐壓框與硅芯片連接圖；
[0029]圖8:本發明子模組并聯封裝得到壓接式功率器件的正視圖；
[0030]其中:1上鉬片;2硅芯片;3下鉬片;4銀片;5框架;6耐壓環;7內框架;8筒狀耐壓框；9上端蓋(上電極)；10器件外殼；11下端蓋(下電極)；12子模組。
【具體實施方式】
[0031]實施例1
[0032]—種功率器件的高耐壓封裝子模組，所述封裝子模組包括上鉬片、硅芯片、下鉬片、銀片、內框架和筒狀耐壓框，中心部分為從上至下依次設置的上鉬片、硅芯片、下鉬片、銀片的疊層結構，該結構如圖4所示，其中耐壓框與硅芯片在與其它部分組裝前已做成一體(如圖5所示)，所述耐壓框直接澆注于芯片上，通過耐壓框上端內側的凸臺連接。所述筒狀耐壓框的下端內表面橫向尺寸比框架的上端外表面尺寸大且比其下端外表面尺寸小(即內表面下端也設有凸臺)，將耐壓框從上往下裝配時其下端會發生一定彈性變形并外擴，當其裝配到底時期下端收縮，從而通過彈性壓力將各部分組合到一起。
[0033]組裝的子模組經測試合格后，利用上、下端蓋及器件外殼將多個子模組并聯封裝，即得到一個高電壓、大電流的壓接式功率器件，如圖8所示。
[0034]實施例2
[0035]—種功率器件的高耐壓封裝子模組，所述封裝子模組包括上鉬片、硅芯片、下鉬片、銀片、內框架和筒狀耐壓框，中心部分為疊層結構，從上至下依次為上鉬片、硅芯片、下鉬片、銀片，該結構如圖6所示，其中耐壓框與芯片在與其它部分組裝前已做成一體(如圖7所示)，耐壓框加工完成后，將硅芯片放置于耐壓框內側上端的凸臺處，并用聚酰亞胺膠與硅芯片粘接為一體。筒狀耐壓框的橫向尺寸比內框架橫向尺寸略大，將各部分組裝完成后，用聚酰亞胺膠將筒狀耐壓框和內框架粘接在一起，從而完成子模組的組裝。
[0036]組裝后子模組經測試合格后，利用上、下端蓋及器件外殼將多個子模組并聯封裝，即得到一個高電壓、大電流的壓接式功率器件，如圖8所示。
[0037]以上實施例僅用以說明本發明的技術方案而非對其限制，所屬領域的普通技術人員應當理解，參照上述實施例可以對本發明的【具體實施方式】進行修改或者等同替換，這些未脫離本發明精神和范圍的任何修改或者等同替換均在申請待批的權利要求保護范圍之內。
【主權項】
1.一種功率器件的高耐壓封裝子模組，所述封裝子模組包括構件和框架;所述構件包括從上至下設置的上鉬片、硅芯片、下鉬片和銀片;所述框架包括內框架和外框架。2.根據權利要求1所述的封裝子模組，其特征在于，所述外框架為內側設有凸臺的筒狀耐壓框。3.根據權利要求2所述的封裝子模組，其特征在于，所述凸臺為其上放置所述硅芯片的矩形環。4.根據權利要求2所述的封裝子模組，其特征在于，所述凸臺為放置所述硅芯片的設置于所述筒狀耐壓框的上端的凸臺。5.根據權利要求2所述的封裝子模組，其特征在于，所述凸臺分別設于所述筒狀耐壓框上下兩端的內側，所述筒狀耐壓框的下端凸臺處與所述內框架相連。6.根據權利要求3所述的封裝子模組，其特征在于，所述凸臺與所述硅芯片用膠粘接。7.根據權利要求3所述的封裝子模組，其特征在于，所述凸臺與所述硅芯片澆注為一體。8.根據權利要求2所述的封裝子模組，其特征在于，所述筒狀耐壓框與所述內框架用膠粘接。9.根據權利要求6或8所述的封裝子模組，其特征在于，所述膠為聚酰亞胺膠。10.—種權利要求1所述的高耐壓封裝子模組用于壓接式功率器件的應用。
【專利摘要】本發明公開了一種功率器件的高耐壓封裝子模組，所述封裝子模組包括構件和框架；所述構件包括從上至下設置的上鉬片、硅芯片、下鉬片和銀片；所述框架包括內框架和外框架；所述外框架為內側設有凸臺的筒狀耐壓框。本發明通過增加芯片的筒狀耐壓框的方式，使芯片發射極和集電極之間的爬電距離大大增加，模組的耐壓能力得到了提高，器件的耐壓等級也就可以做的更高，另外芯片用來通電流的面積相對增大，功率器件在不增大體積的前提下通流能力也相應增大，整體的可使用容量增加。
【IPC分類】H01L23/12, H01L23/02, H01L23/13
【公開號】CN105448850
【申請號】CN201510981202
【發明人】劉文廣, 溫家良
【申請人】國網智能電網研究院, 國家電網公司
【公開日】2016年3月30日
【申請日】2015年12月23日