一種改善低介電質薄膜厚度穩定性的方法

一種改善低介電質薄膜厚度穩定性的方法
【技術領域】
[0001] 本發明設及半導體領域，尤其設及一種改善低介電質薄膜厚度穩定性的方法。
【背景技術】
[0002] 低介電質化OWk)薄膜主要應用于后段的介電質層，一般使用八甲基環四硅氧烷 (OMCT巧和氧氣（02)作為主要反應物反應成膜，OMCTS常溫常壓下是液體狀態，成膜反應對 溫度很敏感。反應腔體（Process chamber)在建立氛圍后，其中包括Go clean, periodic clean, season,等待成膜工藝開始時間越長（process chamber idle),在wafer表面成膜 的量越少，wafer上的膜厚變薄，其中，等待成膜工藝開始時間和膜厚關系如圖1。
[0003] Prcxlucer GT設備是AMAT公司用在Low k工藝上的一個成熟的產品。該設備的反 應腔體成膜反應程式根據成膜厚度分為單片成膜反應方式和多片成膜反應方式。針對多片 成膜反應方式的工藝，當設備在S個工藝process chamber同時成膜時，由于娃片（wafer) 傳送的原因，process chamber在go clean或periodic clean的成膜反應完成后可能會 有較長時間等待wafer進入process chamber開始成膜工藝，造成wafer上成膜偏薄，對產 品的穩定性和電性能測試會有很大負影響，甚至影響到產品良率。
[0004] 如圖2和圖3所示，多片成膜反應程式中，成膜反應后不同的片數也會造成不同厚 度影響，W 1800 A，化CSlclean為例的膜厚程式為例連續作業的歷史記錄查看，process chamber會有不同程度的開始成膜工藝時間，而對應的成膜厚度也有相對應的偏低，即膜厚 度的穩定性較差。

【發明內容】

[0005] 針對現有技術中等待成膜工藝中的等待時間所造成的薄膜厚度偏低等缺陷，本發 明設計了一種改善低介電質薄膜厚度穩定性的方法，該方法提高了薄膜的穩定性。
[0006] 本發明采用如下技術方案：
[0007] 一種改善低介電質薄膜厚度穩定性的方法，應用于多娃片成膜工藝的程式中，所 述方法包括：
[0008] 收集每組娃片的平均成膜時間與平均成膜速率；
[0009] 根據收集的所述平均成膜時間與平均成膜速率，按照計算方法計算出每組娃片的 補償時間；
[0010] 將所述成膜時間與對應組的所述補償時間相加，得到每組新的成膜時間，W及
[0011] 按照所述新的成膜時間對娃片進行成膜工藝。
[0012] 優選的，所述多娃片成膜工藝包括S組娃片。
[0013] 優選的，第一組娃片的成膜時間的平均值為基準線；第二組娃片的成膜時間的平 均值為t2;第=組娃片的成膜時間的平均值為t3。
[0014] 優選的，所述第一組、第二組、第S組娃片的平均成膜速率為Vd。
[0015] 優選的，根據平均成膜速率Vd計算出相比于基準線的成膜時間，每超過所述預設 時間在娃片上的成膜厚度減少T A。
[0016] 優選的，所述預設時間為10s。
[0017] 優選的，所述第一組娃片的補償時間A tl=0秒。 陽01引優選的，所述第二組娃片的補償時間At2 = (t2/10) XT。
[0019] 優選的，所述第S組娃片的補償時間At3 = (t3/10) XT。
[0020] 本發明的有益效果是：
[0021] 本發明對娃片傳送導致的開始成膜工藝的等待時間較長，從而引起薄膜厚度偏低 的情況，通過對成膜程式的不斷改善，將等待時間對成膜厚度穩定性的影響降低，提高膜厚 的穩定性。本發明根據工藝腔體隨著成膜反應的時間的變化規律，對不同成膜反應的成膜 時間進行補償，最終成膜厚度能穩定在一個更小的范圍內，同時對半導體的良率穩定性有 提升作用。
【附圖說明】
[0022] 圖1為本發明現有技術中成膜時間和膜厚關系；
[0023] 圖2為本發明現有技術中連續娃片的成膜時間示意圖；
[0024] 圖3為本發明現有技術中連續娃片的膜厚示意圖；
[00巧]圖4為本發明膜厚與成膜時間的關系示意圖；
[00%] 圖5為本發明成膜時間與成膜工藝中娃片的片數的關系示意圖。
【具體實施方式】
[0027] 需要說明的是，在不沖突的情況下，下述技術方案，技術特征之間可W相互組合。
[0028] 下面結合附圖對本發明的【具體實施方式】作進一步的說明：
[0029] 本發明主要解決大規模生產制造中low-k BDl制程娃片的傳送間成膜厚度穩定性 問題。對于多娃片成膜工藝的情況，娃片（wafer)連續作業時，機臺會進入一個循環的情 況，隨著wafer的工藝進行，機臺的硬件動作和工藝程式循環進行。通過對作業的歷史數 據收集，分析作業歷史數據，找出關于成膜停頓時間（建成成膜時間，idle時間）和clean count的循環規律。對于同一 clean count的wafer,根據idle時間的數據（只要wafer連 續進行工藝，數據就一直循環），并計算同一多娃片成膜工藝中的娃片片數（clean count) 的idle時間的平均值。Wafer上的成膜厚度也隨著idle時間的變化而變化，idle時間 變長，即遠離基準線化aseline)，wafer上成膜厚變薄，idle時間變短，即接近baseline， wafer上成膜就接近baseline。對同一多娃片成膜工藝中clean count的wafer進行成膜 時間的補償，補償的成膜時間由idle時間的平均值推算（平均idle時間），通過實驗數據 確定平均idle時間會減少的wafer表面的成膜厚度，結合實際的成膜速率，就可W計算得 到需要補償的成膜時間。對clean count的成膜時間補償后，原來idle時間接近baseline 的wafer的成膜厚度就有所增加，而原來idle時間遠離baseline的wafer的成膜厚度也 有所增加。雖然成膜厚度都增加了，但是成膜厚度的差距會變小，特別是不會再有成膜厚度 特別低的wafer 了。整體的wafer厚度收斂性更好。
[0030] 圖4為本發明膜厚與成膜時間的關系示意圖；如圖4所示，通過作業程式的調整， W 1800 A程式化CS-次periodic clean為例，成膜厚度比原來更加收斂，如圖4。減少 了產品超出控制線（00C，Out Of Control)甚至超出規格（00S，Out Of Specification)的 情況，增強了產品穩定性。
[0031] 圖5為本發明成膜時間與成膜工藝中娃片的片數的關系示意圖，如圖5所示，根據 成膜作業的歷史數據，找出作業時成膜的規律，使用統計方法，對成膜的情況做相應成膜時 間的補償。需要進行數據收集與程式修改兩個主要的步驟。
[0032] 第一：數據收集，根據實際成膜作業的歷史數據，總結成膜工藝（process chamber idle)時間，得到idle時間和clean count的關系，參見圖5。從idle時間和clean count 的關系中找出一個idle時間的平均值，第一組多娃片成膜工藝（簡稱第一組，W此類推） 的idle時間平均值設定為baseline,第二組的平均idle時間為t2,第S組的平均idle時 間為口。同時，收集腔體（process chamber)的平均成膜速率（ckp rate) Vd, W及idle時 間和wafer成膜厚度的關系，此處計算的是比baseline多于idle時間和膜厚的關系，即比 baseline多idle時間每10秒則在wafer上成膜厚度減少X ..星，選擇IOs是因為一般要 idle 10秒W上才能有明顯的膜厚下降趨勢。
[0033] 第二：程式修改及維護方法，根據算出的idle時間的平均值和當前的dep rate計 算每組clean count的成膜時間需要補償的時間At。在原成膜時間上加上計算的對應每 組clean count對應的補償時間，即為新的成膜時間。補償時間是一個差值，在正常調整成 膜時間時，需要各組clean count之間保持運個差值。在日常監測（monitor)時，process chamber idle的時間和連續作業時不同，所W日常顯示器（monitor)的數據只是作為一個 參考。
[0034] 如上所述，每組補償時間的計算方法是：
[0035]第一組wafer的idle時間為baseline的idle時間，所W A tl=0秒；
[0036]第二組wafer的平均idle時間為 t2,At2 = (t2/10) XT ;
[0037]第S組wafer的平均idle時間為 t3,At3 = (t3/10) XT。
[0038] 綜上所述，本發明對娃片傳送導致的開始成膜工藝的等待時間較長，從而引起薄 膜厚度偏低的情況，通過對成膜程式的不斷改善，將等待時間對成膜厚度穩定性的影響降 低，提高膜厚的穩定性。本發明根據工藝腔體隨著成膜反應的時間的變化規律，對不同成膜 反應的成膜時間進行補償，最終成膜厚度能穩定在一個更小的范圍內，同時對半導體的良 率穩定性有提升作用。
[0039] 通過說明和附圖，給出了【具體實施方式】的特定結構的典型實施例，基于本發明精 神，還可作其他的轉換。盡管上述發明提出了現有的較佳實施例，然而，運些內容并不作為 局限。
[0040] 對于本領域的技術人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和范圍的全部變化和修正。在權 利要求書范圍內任何和所有等價的范圍與內容，都應認為仍屬本發明的意圖和范圍內。
【主權項】
1. 一種改善低介電質薄膜厚度穩定性的方法，其特征在于，應用于多娃片成膜工藝的 程式中，所述方法包括： 收集每組娃片的平均成膜時間與平均成膜速率； 根據收集的所述平均成膜時間與平均成膜速率，按照計算方法計算出每組娃片的補償 時間； 將所述成膜時間與對應組的所述補償時間相加，得到每組新的成膜時間，W及 按照所述新的成膜時間對娃片進行成膜工藝。2. 根據權利要求1所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述多 娃片成膜工藝包括Ξ組娃片。3. 根據權利要求2所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，第一組 娃片的成膜時間的平均值為基準線；第二組娃片的成膜時間的平均值為t2 ;第Ξ組娃片的 成膜時間的平均值為t3。4. 根據權利要求3所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述第 一組、第二組、第Ξ組娃片的平均成膜速率為Vd。5. 根據權利要求4所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，根據平 均成膜速率Vd計算出相比于基準線的成膜時間，每超過所述預設時間在娃片上的成膜厚 度減少TA。6. 根據權利要求5所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述預 設時間為10s。7. 根據權利要求6所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述第 一組娃片的補償時間Atl= 0秒。8. 根據權利要求6所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述第 二組娃片的補償時間At2 = (t2/10)XT。9. 根據權利要求6所述的改善低介電質薄膜厚度穩定性的方法，其特征在于，所述第 Ξ組娃片的補償時間At3 =似/10)XT。
【專利摘要】本發明涉及半導體領域，尤其涉及一種改善低介電質薄膜厚度穩定性的方法。本發明應用于多硅片成膜工藝的程式中，該方法包括：收集每組硅片的平均成膜時間與平均成膜速率；根據收集的平均成膜時間與平均成膜速率，按照計算方法計算出每組硅片的補償時間；將成膜時間與對應組的補償時間相加，得到每組新的成膜時間，以及按照新的成膜時間對硅片進行成膜工藝。
【IPC分類】H01L21/02, H01L21/31
【公開號】CN105405756
【申請號】CN201510716938
【發明人】鐘飛, 沈劍平, 王科, 韓曉剛
【申請人】上海華力微電子有限公司
【公開日】2016年3月16日
【申請日】2015年10月28日