一種隧穿場效應晶體管數字標準單元的版圖結構設計方法
【技術領域】
[0001]本發明專利涉及集成電路數字標準單元設計領域，具體涉及一種遂穿場效應晶體管數字標準單元的版圖設計方法。
【背景技術】
[0002]數字標準單元版圖包含了集成電路的尺寸、各層拓撲定義等信息，全部的掩膜版數據。版圖的設計必須遵守特定的規則，這些規則由工藝制造廠商確定，使用不同廠商的工藝所需要遵循的規則不盡相同。而為了與EDA工具兼容，實現EDA工具的一些流程，如布局布線，標準單元庫在畫版圖時又有著自己的一些規則。這些規則主要有:
[0003]1)電源軌道的設計一般在版圖的頂部和底部，這樣在布局階段可以將兩個單元上下顛倒地對拼，從而復用VDD或VSS電源軌，提高版圖的利用率。
[0004]2)每個標準單元的大小在外型上都是等高的矩形，高度相同，使得在后端布局時可以將標準單元水平排列，并使得電源軌道可以整齊地順利拼接，形成一條整齊的電源軌。在SMIC13的工藝中，確定單元固定高度。
[0005]3)標準單元寬度可變，但為格點Pitch的整數倍，這樣可以方便EDA工具進行布線，連接標準單元。由于上層金屬連線(Metal2、3、4等)最小寬度間距等設計規則可能與Metal 1的要求不同，定義Pitch時應使用上層金屬的設計規則。
[0006]4)標準單元輸入輸出pin腳的位置在橫縱坐標方向上都要求在格點Pitch中間。這就要求畫版圖時的Label的位置在寬度、高度方向上都要等于(x+1/2).Pitch。這使得在后端工具布線的時候最大限度的利用連線資源，并且保證在布局布線中連線間距不會出現違反設計規則要求的情況。
[0007]5)所有標準單元的版圖內部盡可能使用下層金屬連線(一般只用Metall)。這樣做事將上層金屬留給布局布線使用。
[0008]6)N+和P+注入層在邊界上的高度也要固定，邊界上的高度是指單元Boarder層上各注入層的高度，單元內部注入層高度可以根據需要做輕微改變。這樣做一是滿足設計規則的約束，更重要的是標準單元拼接的需要。和電源軌一樣，布局布線時單元拼接完成以后，這些注入層將連接成一整片。
[0009]7)由于標準單元最后會進行拼接，為了滿足拼接以后仍然不違反Design Rule。在標準單元版圖邊界處的間距也有要求，具體來說對于Metall、AA有源區等到單元邊界Boarder的距離要求是設計規則的一半，這樣可以保證在拼接完成后左右兩個單元在邊界處依然可以滿足設計要求。
[0010]隧穿場效應晶體管(TFET)源漏的摻雜類型是相反的，通過改變柵極電壓的大小，使得反向偏置的PN結發生帶帶遂穿，從而實現導通。TFET是三端器件，無襯底，分別N型TFET和P型TFET兩種。以N-TFET舉例，源端摻雜為P+，漏端摻雜為N+，溝道區(i區)摻雜為P。
[0011]iVs=0V，Vd= 1￥和￥廠0￥時沖-14二極管結構處于反偏狀態，體5丨中沿Si/s12W面方向的能帶圖平緩分布。源區價帶中的電子與溝道區導帶中的空穴之間的勢皇很寬，難以發生帶帶遂穿，器件處于關態。當vs= OV、V d= IV和Vg= IV時，由于柵極電壓增大，能帶發生劇烈彎曲，遂穿結處勢全寬度減小，源區價帶中的導電電子很大比例通過帶帶遂穿進入到溝道區的導帶中，器件開始開啟，電流隨著柵極電壓增大。由于上述的工作原理，TFET的亞閾值擺幅能夠突破傳統MOSFET的限制，在低功耗市場上有著很廣泛的運用。
【發明內容】
[0012]本發明的目的是提出一種遂穿場效應晶體管數字標準單元的版圖結構設計方法，在傳統的MOSFET數字標準單元的版圖基礎上，通過對版圖結構和摻雜濃度的改變，得到實驗需要的遂穿場效應晶體管數字標準單元版圖。
[0013]本發明是通過下述技術方案實現的。
[0014]—種遂穿場效應晶體管TFET數字標準單元版圖結構設計方法，所述方法包括:
[0015]確定所述遂穿場效應晶體管TFET數字標準單元的版圖設計基本參數:根據所述基本參數和制定版圖設計的基本規則，確定TFET數字標準單元的版圖結構，具體為:確定單元固定高度和計算出格點Pitch的最小值；確定Pitch值之后，參考SMIC庫的設計，逐步確定其他設計規范，例如P管區高度(SP/MVP)、N管區高度(SN/MVN)、電源和地布線金屬層以及P管SP上SN的高度；
[0016]其中，TFET版圖中采用P-sub層來實現低摻雜溝道區，N/P LDD區單獨用兩塊額外的板進行注入，N/PLDD注入板分別蓋住柵的一半；源漏注入版交界處蓋在源的厚側墻上，使得多晶硅摻雜能夠按照所需的類型摻雜。
[0017]作為本發明的進一步改進，所述版圖設計的基本規則包括:電源軌道的設計、標準單元大小、標準單元寬度、格點Pitch、輸入輸出pin腳位置。
[0018]作為本發明的進一步改進，所述遂穿場效應晶體管是三端器件無襯底、用P-sub層實現低摻雜區，與CMOS標準工藝兼容，區別主要在于非對稱源漏結構。
[0019]作為本發明的進一步改進，所述方法還包括確定TFET版圖的源漏N/P版交界處距離柵邊緣的距離，同時采用柵漏underlap結構，有利于抑制TFET雙極效應。
[0020]作為本發明的進一步改進，TFET工藝方面的修改在于對N/PLDD區進行重摻雜注入。
[0021]本發明對比已有技術具有以下創新點:隧穿場效應晶體管版圖中源漏摻雜非對稱，器件串聯時有源區面積會更大；遂穿場效應晶體管的PIN結構，器件關態時靜態電流非常小，有效降低靜態功耗，同時由于其亞閾值擺幅能突破60mv/deC極限，使得電路充放電速度更快。
【附圖說明】
[0022]圖1是本發明的遂穿場效應晶體管數字標準單元的版圖示意圖；
[0023]圖2是本發明具體實施實例的示意圖。
【具體實施方式】
[0024]下面結合【附圖說明】及【具體實施方式】對本發明進一步說明。
[0025]本發明的具體實施例是利用隧穿場效應晶體管替代傳統的CMOS器件組成一個兩輸入或非門電路結構。
[0026]首先，通過附圖1所示的遂穿場效應晶體管的版圖設計基本參數，將其規范化后作為技術文檔進行保存。所述遂穿場效應晶體管的版圖設計基本參數包括:單元固定高度3.69um、格點Pitch的值為0.41um、P管區高度(SP/MVP)為2.02um、N管區高度(SN/MVN) 1.07um、電源和地布線金屬層(M1)0.54um以及P管SP上SN的高度0.31um等。
[0027]對于遂穿場效應晶體管數字標準單元，應先設計數字標準單元的邏輯電路原理圖，再進行電路仿真，從而根據電路性能需要確定電路的器件尺寸。器件尺寸需要反復優化來尋求一個最優值。根據所述電路原理圖和遂穿場效應晶體管的版圖設計基本參數要求，按照其邏輯結構確定版圖。
[0028]如附圖2所示，該電路為二輸入或非門電路。與傳統M0SFET不同的是，所有器件都為TFET器件。TFET器件相比于傳統器件的不同體現在面積上的不同。TFET器件在并聯時與傳統M0SFET相比并無不同，但是當TFET器件串聯時，由于TFET源漏摻雜非對稱，故不能像傳統M0SFET —樣共用一個有源區，而應該分別畫出并相連。
[0029]除此之外，TFET由于版圖和工藝與傳統M0SFET不同，其亞閾值擺幅能突破傳統M0SFET的60mv/dec的極限，具有更高的充放電速度。同時，由于TFET的PIN器件結構，器件具有較小的關態電流，可以顯著降低TFET電路的靜態功耗。
[0030]以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定本發明的具體實施只局限于這些說明。對于本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發明的保護范圍。
【主權項】
1.一種隧穿場效應晶體管數字標準單元的版圖結構設計方法，其特征在于，所述設計方法包括: 確定所述遂穿場效應晶體管TFET數字標準單元的版圖設計基本參數: 根據所述基本參數和制定版圖設計的基本規則，確定TFET數字標準單元的版圖結構，具體為:確定單元固定高度和計算出格點Pitch的最小值；確定Pitch值之后，參考SMIC庫的設計，逐步確定其他設計規范，例如P管區高度(SP/MVP)、N管區高度(SN/MVN)、電源和地布線金屬層以及P管SP上SN的高度； 其中，TFET版圖中采用P-sub層來實現低摻雜溝道區，N/P LDD區單獨用兩塊額外的板進行注入，N/PLDD注入板分別蓋住柵的一半；源漏注入版交界處蓋在源的厚側墻上，使得多晶硅摻雜能夠按照所需的類型摻雜。2.根據權利要求1所述的方法，其特征在于:所述版圖設計的基本規則包括:電源軌道的設計、標準單元大小、標準單元寬度、格點Pitch、輸入輸出pin腳位置。3.根據權利要求1所述的方法，其特征在于:所述遂穿場效應晶體管是三端器件無襯底、用P-sub層實現低摻雜區，與CMOS標準工藝兼容，區別主要在于非對稱源漏結構。4.根據權利要求1所述的方法，其特征在于:所述方法還包括確定TFET版圖的源漏N/P版交界處距離柵邊緣的距離，同時采用柵漏underlap結構，有利于抑制TFET雙極效應。5.根據權利要求1所述的方法，其特征在于:TFET工藝方面的修改在于對N/PLDD區進行重摻雜注入。
【專利摘要】本發明提出了一種遂穿場效應晶體管數字標準單元的版圖結構設計方法，在傳統的MOSFET數字標準單元的版圖基礎上，通過對版圖結構和摻雜濃度的改變，得到實驗需要的遂穿場效應晶體管數字標準單元版圖。其中包括確定遂穿場效應晶體管數字標準單元的版圖設計基本參數，設計數字標準單元原理圖并根據電路性能確定器件尺寸后，根據上述內容最終確定遂穿場效應晶體管的版圖結構。本發明設計出的隧穿場效應晶體管版圖中源漏摻雜非對稱，器件串聯時有源區面積會更大；遂穿場效應晶體管的PIN結構，器件關態時靜態電流非常小，有效降低靜態功耗，同時由于其亞閾值擺幅能突破60mv/dec極限，使得電路充放電速度更快。
【IPC分類】H01L29/36, H01L29/739, H01L29/08, G06F17/50
【公開號】CN105390538
【申請號】CN201510888155
【發明人】王一文, 馬芝, 宋博揚, 蘇杭, 劉記朋, 黃繼攀, 王明江
【申請人】哈爾濱工業大學深圳研究生院
【公開日】2016年3月9日
【申請日】2015年12月4日