一種半導體器件的制備方法

一種半導體器件的制備方法
【技術領域】
[0001]本發明涉及半導體領域，尤其涉及一種半導體器件的制備方法。
【背景技術】
[0002]隨著集成電路的發展，場效應尺寸越來越小，半導體制造中引入了應力技術來改變溝道中的晶格結構，從而提高溝道中的載流子的迀移率；從現有的研究來看在溝道上施加拉應力能提高電子的迀移率，而施加壓應力則能提高空穴的迀移率。嵌入式SiGe技術被廣泛應用以提高PM0S的的性能，傳統嵌入式SiGe技術通過在PM0S在源區和漏區嵌入SiGe材料，雖然能夠向溝道區施加壓應力，但是PM0S的性能不能夠得到顯著的提升。

【發明內容】

[0003]針對現有技術中半導體性能所存在的問題，本發明采用高應力層作為溝道層，進一步提高了整個溝道的應力，提高了溝道載流子的迀移率。
[0004]—般溝道應力越大，溝道載流子的迀移率提升越高，所以本發明旨在提高溝道的應力，本發明采用如下技術方案:
[0005]—種半導體器件的制備方法，所述制備方法具體包括:
[0006]提供一半導體基體，于所述半導體基體上沉積一掩膜層；
[0007]刻蝕所述半導體基體以形成淺凹陷，并在所述淺凹陷內生長外延層至所述半導體基體上表面；
[0008]在所述外延層上依次形成柵介質層、柵極、側墻及掩膜層；
[0009]刻蝕所述側墻兩側的所述外延層與所述半導體基體形成深凹陷；
[0010]在所述深凹陷內生長所述外延層。
[0011]優選的，所述半導體基體為單晶硅。
[0012]優選的，所述掩膜層為氮化硅。
[0013]優選的，所述掩膜層采用化學氣相工藝沉積。
[0014]優選的，所述掩膜層采用爐管沉積。
[0015]優選的，所述掩膜層采用原子層工藝沉積。
[0016]優選的，所述外延層為鍺摻雜的鍺硅外延。
[0017]優選的，所述外延層為碳硅。
[0018]優選的，采用干法刻蝕工藝刻蝕形成所述淺凹陷與所述深凹陷。
[0019]優選的，所述柵介質層為爐管工藝形成的氧化硅。
[0020]優選的，所述柵極為爐管工藝沉積的多晶硅。
[0021]優選的，所述側墻由爐管工藝沉積的至少一層以上氧化硅或氮化硅構成。
[0022]優選的，所述側墻由原子層沉積工藝沉積的至少一層以上氧化硅或氮化硅構成。
[0023]本發明的有益效果是:
[0024]本發明通過二次圖案化蝕刻柵極側墻兩側的鍺硅及半導體基體形成凹陷；在深凹陷內進行二次選擇性外延生長鍺硅，并且采用鍺硅外延層作為溝道層，提高了整個溝道的應力，從而提高了器件的導通電流。
【附圖說明】
[0025]圖1-圖5為本發明一種半導體器件的制備方法的半導體結構示意圖。
【具體實施方式】
[0026]需要說明的是，在不沖突的情況下，下述技術方案，技術特征之間可以相互組合。
[0027]下面結合附圖對本發明的【具體實施方式】作進一步的說明:
[0028]實施例一
[0029]圖1-圖5為本發明一種半導體器件的制備方法的半導體結構示意圖。如圖1所示，本實施例首先提供一半導體基體100，在該半導體基體100上覆蓋一掩膜層101，之后，圖案化蝕刻半導體基體100形成淺凹陷102 ;如圖2所示，在淺凹陷102內進行選擇性外延生長鍺硅至與半導體基體表面平齊，形成外延層103 ;如圖3所示，在外延層103上依次形成柵介質層104，柵極105，側墻106及掩膜層101 ;如圖4所示，二次圖案化蝕刻柵極側墻106兩側的外延層103及半導體基體100形成深凹陷107 ;如圖5所示，在深凹陷107內進行二次選擇性外延生長鍺硅，形成外延層103。
[0030]本發明一個較佳的實施例中，半導體基體100為單晶硅，也可以其他半導體材料。
[0031]本發明一個較佳的實施例中，掩膜層101為氮化硅(SIN);可以采用化學氣相沉積(Chemical Vapor Deposit1n, CVD)工藝沉積，也可以采用爐管沉積；或者采用原子層沉積(Atomic layer deposit1n, ALD)工藝沉積。
[0032]本發明一個較佳的實施例中，柵介質層104為爐管工藝形成的氧化硅；柵極105為爐管工藝沉積的多晶硅，側墻106由ALD工藝或者爐管工藝沉積的至少一層以上氧化硅或氮化硅構成。
[0033]本發明一個較佳的實施例中，外延層103為鍺摻雜的鍺硅外延；當然也可以是碳娃。
[0034]本發明一個較佳的實施例中，采用干法蝕刻工藝蝕刻半導體基體100及鍺硅層(外延層103)形成凹陷。
[0035]綜上所述，本發明通過二次圖案化蝕刻柵極側墻兩側的鍺硅及半導體基體形成凹陷；在深凹陷內進行二次選擇性外延生長鍺硅，并且采用鍺硅外延層作為溝道層，提高了整個溝道的應力，從而提高了器件的導通電流。
[0036]通過說明和附圖，給出了【具體實施方式】的特定結構的典型實施例，基于本發明精神，還可作其他的轉換。盡管上述發明提出了現有的較佳實施例，然而，這些內容并不作為局限。
[0037]對于本領域的技術人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和范圍的全部變化和修正。在權利要求書范圍內任何和所有等價的范圍與內容，都應認為仍屬本發明的意圖和范圍內。
【主權項】
1.一種半導體器件的制備方法，其特征在于，所述制備方法具體包括: 提供一半導體基體，于所述半導體基體上沉積一掩膜層； 刻蝕所述半導體基體以形成淺凹陷，并在所述淺凹陷內生長外延層至所述半導體基體上表面； 在所述外延層上依次形成柵介質層、柵極、側墻及掩膜層； 刻蝕所述側墻兩側的所述外延層與所述半導體基體形成深凹陷； 在所述深凹陷內生長所述外延層。2.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述半導體基體為單晶娃。3.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述掩膜層為氮化硅。4.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述掩膜層采用化學氣相工藝沉積。5.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述掩膜層采用爐管沉積。6.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述掩膜層采用原子層工藝沉積。7.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述外延層為鍺摻雜的鍺硅外延。8.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述外延層為碳硅。9.根據權利要求1所述的半導體器件的制備方法，其特征在于，采用干法刻蝕工藝刻蝕形成所述淺凹陷與所述深凹陷。10.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述柵介質層為爐管工藝形成的氧化娃。11.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述柵極為爐管工藝沉積的多晶硅。12.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述側墻由爐管工藝沉積的至少一層以上氧化硅或氮化硅構成。13.根據權利要求1所述的半導體器件的制備方法，其特征在于，所述側墻由原子層沉積工藝沉積的至少一層以上氧化娃或氮化娃構成。
【專利摘要】本發明涉及半導體領域，尤其涉及一種半導體器件的制備方法。一種半導體器件的制備方法，該制備方法具體包括：提供一半導體基體，于半導體基體上沉積一掩膜層；刻蝕半導體基體以形成淺凹陷，并在淺凹陷內生長外延層至半導體基體上表面；在外延層上依次形成柵介質層、柵極、側墻及掩膜層；刻蝕側墻兩側的外延層與半導體基體形成深凹陷；在深凹陷內生長外延層。
【IPC分類】H01L21/336, H01L29/78
【公開號】CN105244281
【申請號】CN201510662547
【發明人】黃秋銘
【申請人】上海華力微電子有限公司
【公開日】2016年1月13日
【申請日】2015年10月14日