基半導體器件一起制造根據本發明的常關晶體管。因 此，使用硅基底甚至允許將該晶體管的制造集成到已知的高度發展的制造集成電路的工業 過程中，如 MOS、NMOS、PMOS、CMOS 或 BiCMOS 過程。
[0048] 本發明或其在此公開的一個實施方案的第III族氮化物層結構可以引入根據本 發明的常關晶體管的各自的實施方案中。因此該晶體管包括各自的第III族氮化物層結 構。
[0049] 根據本發明的常關晶體管也具有源極接點、柵極接點和漏極接點。在根據本發明 的常關晶體管中，溝道層中第三第III族氮化物材料的導帶下邊沿在能量上高于溝道層中 第三第III族氮化物材料的費米能級。這至少應用在溝道層的側向區中，大約對應于柵極 接點的側向尺寸。因此在不施加外部柵源電壓的情況下，及在施加低于閾值電壓值Vth的 正的柵源電壓時，溝道是不導電的，晶體管處于關狀態。為了切換至開狀態，必須施加高于 閾值電壓值的柵源電壓。
[0050] 根據本發明或其一個實施方案的常關晶體管具有各自有利的性質，對應于在第 III族氮化物層結構的各個實施方案的范疇內所述的性質。
[0051] 常關晶體管的一個優選的實施方案具有導電的源極接點、柵極接點和漏極接點， 它們典型地由金屬制成并且直接在該層結構上以彼此各自的側向距離布置。該優選的實施 方案的第III族氮化物層結構在源極接點和柵極接點之間以及在柵極接點和漏極接點之 間的側向上不具有凹槽。換而言之，在該實施方案中，不需要在源極接點和柵極接點之間以 及在柵極接點和漏極接點之間的側向區域內制造凹槽。
[0052] 在該實施方案中，優選沒有凹槽延伸進入第III族氮化物層結構中以容納源極接 點、柵極接點和漏極接點中的至少一個。替代性地，源極接點、柵極接點和漏極接點中的各 自至少一個直接位于蓋層上，或者若存在則直接位于第III族氮化物層結構的介電層上。
[0053] 在該實施方案的一個改變方案中，提供凹槽僅用于容納源極接點和漏極接點，并 不是用于容納柵極接點。凹槽優選在垂直方向上進入該層結構中，向下達到溝道層的溝道 區，其在晶體管的開狀態下承載2DEG。以此方式，可以實現特別低的開狀態電阻。在該改變 方案中，在柵極接點下方不制造凹槽。具體而言，使用具有高K介電材料的該層結構的一個 實施方案，在柵極接點下方，允許在常關晶體管的設計過程中精確調節閾值電壓。與由現有 技術已知的凹槽蝕刻或離子處理方法相比，通過設計生長的層厚度和摻雜濃度，可以更加 準確地控制閾值電壓。因此，實現了具有特別良好的常關性能的無柵極凹槽的芯片設計。
[0054] 在另一個改變方案中，制造引入了根據在此公開的一個實施方案的該層結構的常 關晶體管，甚至根本無需任何凹槽蝕刻。在該實施方案中，該晶體管根本不具有凹槽。在該 實施方案中，不要求對該層結構制作圖案的步驟，接點直接施加至該層結構。源極接點、柵 極接點和漏極接點直接位于供電子層上或在蓋層上或在柵介電層中，其中任一個形成該層 結構的最上層。
[0055] 在該實施方案的某些改變方案中，通過允許金屬原子由源極接點和漏極接點在垂 直方向上擴散進入該層結構中，優選向下至溝道層，可以實現特別低的開狀態電阻。通過在 沉積源極接點和漏極接點之后進行退火，可以實現金屬原子由源極接點和漏極接點向該層 結構中的擴散。然而，在該層結構中擴散的金屬原子不應被誤解為獲得具有良好的開狀態 特性的常關晶體管的要求。
[0056] 下面闡述本發明的層結構和基于該層結構的常關晶體管的其他例子。
【附圖說明】
[0057] 圖1所示為根據第一實施方案的第III族氮化物層結構；
[0058] 圖2所示為根據第二實施方案的第III族氮化物層結構；
[0059] 圖3所示為根據第三實施方案的第III族氮化物層結構。
[0060] 圖4所示為根據第四實施方案的第III族氮化物層結構。
[0061] 圖5所示為可與前述實施方案的任何層結構組合使用的緩沖層結構。
[0062] 圖6所示為根據現有技術的HEMT晶體管的層結構中的導帶分布。
[0063] 圖7所示為根據本發明的常關晶體管的層結構的一個實施方案中的導帶分布。
[0064] 圖8所示為根據本發明的具有如圖7所示的導帶分布的常關HEMT的一個實施方 案。
[0065] 圖9所示為根據本發明的具有如圖7所示的導帶分布的常關HEMT的一個實施方 案。
[0066] 圖10所示為在圖9的HEMT的柵極接點下方在固定的側向位置處價帶上邊沿和導 帶下邊沿的所得的能帶分布。
[0067] 圖11所示為圖9的常關HEMT結構以安培計的漏電流相對于柵壓繪制的曲線圖。
[0068] 圖12所示為圖9的常關HEMT結構在OV的柵壓（關狀態）時的漏電流相對于漏 電壓的圖。
[0069] 圖13所示為圖9的常關HEMT結構在漏電壓為300V且柵壓為OV時計算出的電子 和空穴濃度分布。
[0070] 圖14所示為根據本發明的一個實施方案的無凹槽的晶體管設計。
【具體實施方式】
[0071] 圖1所示為根據第一實施方案的第III族氮化物層結構。該圖及后序附圖是示意 性圖示，層厚度并不是按比例繪制。此外，僅顯示看上去可用于傳達對各個實施方案的層結 構的理解的層。然而，這并不意味著各圖中所示的所有層均是實現根據本發明的層結構所 實際需要的。
[0072] 該層結構100是在基底102上沉積的，例如是娃晶片。可以使用其他已知的適合 于沉積第III族氮化物材料的基底材料。然而，由于在采用工業標準的大尺寸晶片時涉及 的經濟和技術上的優點，硅是優選的。
[0073] 在硅晶片102上生長形核和緩沖層結構103。該形核和緩沖層結構103典型地具 有子層結構，從而能夠生長無裂縫的低缺陷密度的實際上消除了晶片翹曲的層結構。具體 而言，該形核和緩沖層結構用于適當地補償在該層結構中在制造過程中由于基底和在基底 上生長的第III族氮化物材料在晶格常數和熱膨脹系數上的不同而導致的應力。合適的形 核和緩沖層結構是在現有技術中已知的。
[0074] 本實施方案的層結構100是在形核和緩沖層結構103上沉積的，并且根據所采用 的沉積順序包括背勢皇層104、溝道層106和供電子層108。
[0075] 背勢皇層104是由AlGaN制成的。在權利要求的語言上，這構成第二第III族氮 化物材料的一個例子。溝道層106是由GaN或InGaN(第三第III族氮化物材料）制成的， 供電子層108是由AlGaN(第一第III族氮化物材料）制成的。
[0076] 可以相當自由地選擇背勢皇層104和供電子層108的特定的Al和Ga摩爾分數。 然而，溝道層是由第三第III族氮化物材料制成的，其帶隙能小于第一和第二第III族氮化 物材料的帶隙能。同時，供電子層108的第一第III族氮化物材料的帶隙能小于背勢皇層 104的第二第III族氮化物材料的第二帶隙能。
[0077] 背勢皇層104的材料具有p型導電性，而供電子層108的材料和溝道層106的材 料則不具有p型導電性。替代性地，它們典型地不進行故意的摻雜。對于第III族氮化物 材料，這通常意味著它們是η型。
[0078] 該背勢皇層的厚度在50和2000nm之間。優選的是，該背勢皇層是無應變的或幾 乎無應變的，并且能夠在其上沉積的溝道層中產生壓縮應變。因此若以與下面的緩沖層良 好的晶格匹配沉積背勢皇層，則可以保持該厚度更接近該區間的下端。厚度優選不大于 1000 nm0
[0079] 該溝道層的厚度為至少15nm。在分子束外延（MBE)法中可以實現低至15nm的厚 度。若將金屬有機化學氣相沉積（MOCVD)技術用于制造該層結構，則溝道層的厚度下限典 型地為20nm。溝道層厚度不高于200nm。該溝道層的厚度優選為最大100nm。
[0080] 該供電子層的厚度在10和30nm之間。
[0081] 通過該層結構，在不向引入了該層結構的晶體管結構施加超過閾值的電壓時，溝 道層中第三第III族氮化物材料的導帶下邊沿在能量上高于溝道層中第三第III族氮化物 材料的費米能級，特別是接近溝道層和供電子層之間的界面的能皇處。這在下面更詳細地 加以闡述。
[0082] 本發明的層結構形成所謂的雙異質結構（DH)。在溝道層106和供電子層108的界 面處形成第一異質結。在向包括該層結構100的晶體管結構施加大于閾值電壓Vth的合適 數值的正電壓時，該界面區容納二維電子氣（2DE