閃存單元耦合比監測方法
【技術領域】
[0001]本發明涉及測試領域，更具體地說，本發明涉及一種閃存單元耦合比監測方法。
【背景技術】
[0002]WAT (wafer acceptance test,晶片可接受性測試)指的是整個晶片制作完成后，但還未封裝之前，對切割道里的測試鍵進行測試。具體地，在半導體硅片在完成所有制程工藝后，針對硅片上的各種測試結構所進行的電性測試。通過對WAT數據的分析，技術人員可以發現半導體制程工藝中的問題，幫助制程工藝進行調整。
[0003]當前的90nm技術的閃存產品一般采用基準單元作為WAT測試結構，使用控制柵極和浮柵來做編程和擦除。但是，在這種情況下，如果要測試編程是否有誤，只能在控制柵極加電壓，這樣無法發現ONO(Oxide-Nitride_Oxide，二氧化娃/氮化娃/ 二氧化娃)結構和浮柵是否有問題。
【發明內容】
[0004]本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠檢測ONO結構是否存在問題的方法。
[0005]為了實現上述技術目的，根據本發明，提供了一種閃存單元耦合比監測方法，包括:
[0006]第一步驟:制造閃存單元的第一測試結構；
[0007]第二步驟:在第一測試結構的控制柵極上加測試電壓以獲得第一測試結果；
[0008]第三步驟:制造閃存單元的第二測試結構；
[0009]第四步驟:在第二測試結構的浮柵上加測試電壓以獲得第二測試結果；
[0010]第五步驟:將第一測試結果與第二測試結果進行比較以判斷閃存單元的ONO結構是否存在缺陷。
[0011]而且，在本發明的具體實施例中，在第五步驟中，將第一測試結果與第二測試結果進行比較以檢測耦合系數，而且根據檢測到的耦合系數判斷閃存單元的ONO結構是否存在缺陷。
[0012]在本發明的具體實施例中，在第一測試結構中，閃存單元的控制柵極通過接觸孔連接測試電壓。
[0013]在本發明的具體實施例中，在第一測試結構中，閃存單元的浮柵和ONO結構被保
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[0014]在本發明的具體實施例中，在第二測試結構中，閃存單元的控制柵極被去除，而且閃存單元的浮柵通過接觸孔連接測試電壓。
[0015]在本發明的具體實施例中，在第三步驟中，通過刻蝕去除第二測試結構的控制柵極。
[0016]在本發明的具體實施例中，所述閃存單元耦合比監測方法用于90nm的閃存單元的測試。
[0017]在本發明的具體實施例中，所述閃存單元耦合比監測方法用于閃存單元的晶片可接受性測試。
[0018]根據本發明的閃存單元耦合比監測方法可通過兩種測試結構的比較有效地檢測ONO結構是否存在問題。
【附圖說明】
[0019]結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中:
[0020]圖1示意性地示出了根據本發明優選實施例的閃存單元耦合比監測方法的流程圖。
[0021]需要說明的是，附圖用于說明本發明，而非限制本發明。注意，表示結構的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。
【具體實施方式】
[0022]為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
[0023]圖1示意性地示出了根據本發明優選實施例的閃存單元耦合比監測方法的流程圖。
[0024]如圖1所示，根據本發明優選實施例的閃存單元耦合比監測方法包括:
[0025]第一步驟S1:制造閃存單元的第一測試結構；
[0026]第二步驟S2:在第一測試結構的控制柵極上加測試電壓以獲得第一測試結果；
[0027]具體地，在第一測試結構中，閃存單元的控制柵極通過接觸孔連接測試電壓。而且，在第一測試結構中，閃存單元的浮柵和ONO結構被保留。
[0028]第三步驟S3:制造閃存單元的第二測試結構；
[0029]第四步驟S4:在第二測試結構的浮柵上加測試電壓以獲得第二測試結果；
[0030]具體地，在第二測試結構中，閃存單元的控制柵極被去除(例如，可以在第三步驟S3中刻蝕掉第二測試結構的控制柵極)，而且閃存單元的浮柵通過接觸孔連接測試電壓。
[0031]第五步驟S5:將第一測試結果與第二測試結果進行比較以判斷閃存單元的ONO結構是否存在缺陷。
[0032]在本發明的具體實施例中，在第五步驟S5中，可以將第一測試結果與第二測試結果進行比較以檢測耦合系數，而且根據檢測到的耦合系數判斷閃存單元的ONO結構是否存在缺陷。
[0033]根據本發明優選實施例的閃存單元耦合比監測方法可通過兩種測試結構的比較有效地檢測ONO結構是否存在問題。
[0034]而且，在具體實施時，所述閃存單元耦合比監測方法尤其可有利地用于90nm的閃存單元的測試，例如閃存單元的晶片可接受性測試。
[0035]此外，需要說明的是，除非特別說明或者指出，否則說明書中的術語“第一”、“第二”、“第三”等描述僅僅用于區分說明書中的各個組件、元素、步驟等，而不是用于表示各個組件、元素、步驟之間的邏輯關系或者順序關系等。
[0036]可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例并非用以限定本發明。對于任何熟悉本領域的技術人員而言，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
【主權項】
1.一種閃存單元耦合比監測方法，其特征在于包括: 第一步驟:制造閃存單元的第一測試結構； 第二步驟:在第一測試結構的控制柵極上加測試電壓以獲得第一測試結果； 第三步驟:制造閃存單元的第二測試結構； 第四步驟:在第二測試結構的浮柵上加測試電壓以獲得第二測試結果； 第五步驟:將第一測試結果與第二測試結果進行比較以判斷閃存單元的ONO結構是否存在缺陷。2.根據權利要求1所述的閃存單元耦合比監測方法，其特征在于還包括:在第五步驟中，將第一測試結果與第二測試結果進行比較以檢測耦合系數，而且根據檢測到的耦合系數判斷閃存單元的ONO結構是否存在缺陷。3.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，在第一測試結構中，閃存單元的控制柵極通過接觸孔連接測試電壓。4.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，在第一測試結構中，閃存單元的浮柵和ONO結構被保留。5.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，在第二測試結構中，閃存單元的控制柵極被去除，而且閃存單元的浮柵通過接觸孔連接測試電壓。6.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，在第三步驟中，通過刻蝕去除第二測試結構的控制柵極。7.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，所述閃存單元耦合比監測方法用于90nm的閃存單元的測試。8.根據權利要求1或2所述的閃存單元耦合比監測方法，其特征在于，所述閃存單元耦合比監測方法用于閃存單元的晶片可接受性測試。
【專利摘要】本發明提供了一種閃存單元耦合比監測方法，包括：第一步驟，制造閃存單元的第一測試結構；第二步驟，在第一測試結構的控制柵極上加測試電壓以獲得第一測試結果；第三步驟，制造閃存單元的第二測試結構；第四步驟，在第二測試結構的浮柵上加測試電壓以獲得第二測試結果；第五步驟，將第一測試結果與第二測試結果進行比較以判斷閃存單元的ONO結構是否存在缺陷。
【IPC分類】H01L21/66
【公開號】CN104916562
【申請號】CN201510185881
【發明人】沈思杰
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年9月16日
【申請日】2015年4月17日