一種提高鍵合力的方法及一種半導體鍵合結構的制作方法
【技術領域】
[0001]本發明涉及半導體制作技術領域，尤其涉及一種提高鍵合力的方法及一種半導體鍵合結構。
【背景技術】
[0002]對于CIS(CMOS Image Sensor，影響傳感器，簡稱CIS)產品，鍵合是整個工藝流程中之冠重要的核心制程，而負載硅片與晶圓硅片鍵合的鍵合力又是鍵合制程中的關鍵指標，它決定這后續流程是否能夠順利進行下去，也影響著產品硅片邊緣的缺陷和產品良率。
[0003]常規技術中，鍵合的過程是首先于器件硅片的與負載硅片鍵合的表面附著一層材質為TEOS(Tetraethylorthosilicate，娃酸乙醋，簡稱TE0S)的薄膜，然后在等離子體發生器中完成器件硅片與負載硅片的鍵合，但是由于材質為TEOS薄膜具有較低的硅氧比且具有較高的WER(Wet Each Rate，濕法刻蝕速率，簡稱WER)，使得鍵合力較小，容易在后續的工藝中剝離，從而造成產品的缺陷以及降低產品的良率。
[0004]因此，如何提高負載硅片與晶圓硅片之間的鍵合力成為本領域技術人員面臨的一大難題。
【發明內容】
[0005]針對上述問題，本發明提出一種提高鍵合力的方法及一種半導體鍵合結構，通過在器件娃片的與負載娃片鍵合的表面附著材質為LD TEOS(Low deposit1nTetraethylorthosilicate，低沉積正娃酸乙醋，簡稱LD TE0S)的薄膜，使器件娃片與負載硅片的鍵合力大大提高，該技術方案具體為:
[0006]一種提高鍵合力的方法，應用于硅片的鍵合工藝中，其中，所述方法包括:
[0007]提供器件硅片和負載硅片；
[0008]于所述器件硅片之上制備LD TEOS層；
[0009]將所述負載硅片鍵合至所述LD TEOS層之上，以將所述器件硅片與負載硅片鍵合。
[0010]上述的提高鍵合力的方法，其中，所述方法還包括:
[0011]提供一原始硅片；
[0012]于所述原始硅片上制備半導體器件，以形成所述器件硅片。
[0013]上述的提高鍵合力的方法，其中，采用等離子體鍵合工藝將將所述器件硅片與負載硅片鍵合。
[0014]上述的提高鍵合力的方法，其中，采用氮離子進行所述等離子體鍵合工藝。
[0015]上述的提高鍵合力的方法，其中，采用化學氣相沉積工藝于所述器件硅片之上制備所述LD TEOS層。
[0016]一種半導體鍵合結構，其中，所述半導體鍵合結構包括:
[0017]負載硅片；
[0018]LD TEOS層，設置于所述負載硅片之上；
[0019]器件硅片，設置于所述LD TEOS層之上；
[0020]其中，所述器件硅片通過所述LD TEOS層與所述負載硅片鍵合。
[0021]上述的半導體鍵合結構，其中，所述器件硅片上設置有半導體器件。
[0022]上述的半導體鍵合結構，其中，采用等離子體鍵合工藝將將所述器件硅片與負載硅片鍵合。
[0023]上述的半導體鍵合結構，其中，采用氮離子進行所述等離子體鍵合工藝。
[0024]上述的半導體鍵合結構，其中，采用化學氣相沉積工藝于所述器件硅片之上制備所述LD TEOS層。
[0025]本發明具有的優點以及能達到的有益效果:
[0026]通過采用本發明的技術方案，有效提高了負載硅片和晶圓硅片的鍵合力，提升了產品的良率，增大了工藝窗口。
【附圖說明】
[0027]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征外形和優點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發明的主旨。
[0028]圖1是本發明提高鍵合力方法流程圖；
[0029]圖2是本發明一實施例等離子體工藝處理后效果示意圖；
[0030]圖3是本發明一實施例中半導體鍵合結構結構示意圖；
[0031]圖4是本發明一實施例使用本發明前后鍵合力比對圖。
【具體實施方式】
[0032]下面結合附圖和具體的實施例對本發明作進一步的說明，但是不作為本發明的限定。
[0033]本發明一種提高鍵合力的方法，應用于硅片的鍵合工藝中，其中，參見圖1所示結構，該方法具體包括:
[0034]首先，提供器件娃片I和負載娃片2。
[0035]其中，在此之前首先提供一原始硅片，并在原始硅片上制備半導體器件，形成器件娃片。
[0036]然后，于所述器件硅片之上制備LD TEOS層3。
[0037]在本發明一個優選實施例中，采用化學氣相沉積工藝于所述器件硅片之上制備所述 LD TEOS 層。
[0038]最后，將負載硅片2鍵合至LD TEOS層3之上，以將器件硅片I與負載硅片2鍵合。
[0039]參見圖2所示結構，在等離子工藝處理過程中，LD TEOS層3的S1-O鍵斷裂，同時負載硅片的即將與LD TEOS層3鍵合的表面的S1-O鍵斷裂；繼續于等離子發生器中將LDTEOS層3的SI鍵斷裂與負載硅片的即將與LD TEOS層3鍵合的表面的O鍵鍵合或者LDTEOS層3的O鍵斷裂與負載硅片的即將與LD TEOS層3鍵合的表面的SI鍵鍵合，以形成半導體鍵合結構。
[0040]其中，在等離子體發生器中采用N+使負載硅片2鍵合至LD TEOS層3之上，以完成器件硅片I與負載硅片2的鍵合。
[0041]本發明還提供一種半導體鍵合結構，參見圖3所示結構，該半導體鍵合結構是采用本方法所公開的鍵合方法制備而成，該鍵合結構包括:
[0042]負載硅片2。
[0043]LD TEOS層3，設置于所述負載硅片之上。
[0044]器件硅片1，設置于所述LD TEOS層之上，該器件硅片上設置有半導體器件。
[0045]其中，器件硅片2通過所述LD TEOS層3與所述負載硅片2鍵合。
[0046]不難看出，該半導體鍵合結構是采用本發明公開的提高鍵合力的方法制備的鍵合結構的實施例，因此，在本發明公開的提高鍵合的方法中公開的內容在本半導體鍵合結構中同樣適用，同時，本半導體鍵合結構實施例中公開的內容在提高鍵合力的方法中也適用。
[0047]其中，常規鍵合工藝中，制備TEOS層于器件硅片之上，然后將負載硅片鍵合至TEOS層之上，由于，TEOS層比LD TEOS層具有較低的硅氧比以及較高的WER，這就使得使用LD TEOS層得到的負載硅片與器件硅片的鍵合力高。
[0048]參見圖4所示結構，為采用LD TEOS層與采用TEOS層得到的鍵合力比對圖，其中，縱坐標代表的是鍵合力的大小，橫坐標標識的是鍵合力跟鍵合后時間長短的關系，其中，三條線分別代表不同的位置。從圖中可以看出，使用LD TEOS層得到的負載硅片與器件硅片的鍵合力約為使用TEOS層得到的負載硅片與器件硅片的鍵合力的2.5倍。
[0049]綜上所述，本發明通過在器件硅片之上制備一 LD TEOS層代替傳統工藝中制備的TEOS層，然后于等離子體發生工藝中完成制備有LD TEOS層的器件硅片與負載硅片的鍵合，使得鍵合力大幅度提高，有效提高了產品的良率，增大了工藝窗口。
[0050]本領域技術人員應該理解，本領域技術人員在結合現有技術以及上述實施例可以實現所述變化例，在此不做贅述。這樣的變化例并不影響本發明的實質內容，在此不予贅述。
[0051]以上對本發明的較佳實施例進行了描述。需要理解的是，本發明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發明的實質內容。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍。
【主權項】
1.一種提高鍵合力的方法，應用于硅片的鍵合工藝中，其特征在于，所述方法包括: 提供器件硅片和負載硅片； 于所述器件硅片之上制備LD TEOS層； 將所述負載硅片鍵合至所述LD TEOS層之上，以將所述器件硅片與負載硅片鍵合。2.如權利要求1所述的提高鍵合力的方法，其特征在于，所述方法還包括: 提供一原始硅片； 于所述原始硅片上制備半導體器件，以形成所述器件硅片。3.如權利要求1所述的提高鍵合力的方法，其特征在于，采用等離子體鍵合工藝將將所述器件硅片與負載硅片鍵合。4.如權利要求3所述的提高鍵合力的方法，其特征在于，采用氮離子進行所述等離子體鍵合工藝。5.如權利要求1所述的提高鍵合力的方法，其特征在于，采用化學氣相沉積工藝于所述器件硅片之上制備所述LD TEOS層。6.一種半導體鍵合結構，其特征在于，所述半導體鍵合結構包括: 負載硅片； LD TEOS層，設置于所述負載硅片之上； 器件硅片，設置于所述LD TEOS層之上； 其中，所述器件硅片通過所述LD TEOS層與所述負載硅片鍵合。7.如權利要求6所述的半導體鍵合結構，其特征在于，所述器件硅片上設置有半導體器件。8.如權利要求6所述的半導體鍵合結構，其特征在于，采用等離子體鍵合工藝將將所述器件硅片與負載硅片鍵合。9.如權利要求8所述的半導體鍵合結構，其特征在于，采用氮離子進行所述等離子體鍵合工藝。10.如權利要求6所述的半導體鍵合結構，其特征在于，采用化學氣相沉積工藝于所述器件硅片之上制備所述LD TEOS層。
【專利摘要】本發明涉及半導體制作技術領域，尤其涉及一提高鍵合力的方法及一種半導體鍵合結構，通過在器件硅片之上制備一LD TEOS層代替傳統工藝中制備的TEOS層，然后于等離子體發生工藝中完成制備有LD TEOS層的器件硅片與負載硅片的鍵合，使得鍵合力大幅度提高，有效提高了產品的良率，增大了工藝窗口。
【IPC分類】H01L23/48, H01L21/60
【公開號】CN104900615
【申請號】CN201510237662
【發明人】李冠男, 張偉光, 胡勝, 姚昌勝
【申請人】武漢新芯集成電路制造有限公司
【公開日】2015年9月9日
【申請日】2015年5月8日