一種Fin-FET的溝槽隔離的形成方法
【技術領域】
[0001]本發明涉及半導體制造領域，特別涉及一種Fin-FET的溝槽隔離的形成方法。
【背景技術】
[0002]隨著集成電路工藝的不斷發展，器件的溝道長度不斷的縮短，出現的短溝道效應使得器件的電學性能不斷惡化。英特爾在22nm技術節點引入鰭式場效應晶體管(Fin-FET)的立體器件結構，Fin-FET是具有鰭型溝道結構的晶體管，它利用薄鰭的幾個表面作為溝道，從而可以防止傳統晶體管中的短溝道效應，同時可以增大工作電流。
[0003]相對于傳統的二維平面器件結構，Fin-FET結構在工藝集成方面有較大的改變。其中，STI (淺溝槽隔離)的形成完全不同于傳統的平面器件結構，目前，其形成Fin器件的STI主要包括步驟:在硅襯底100上形成Si3N4硬掩膜110，如圖1A所示；接著，刻蝕硅襯底形成鰭(Fin) 120,如圖1B所示；填充S12介質材料130,如圖1C所示；進行化學機械平坦化(CMP)，并以Si3N4硬掩膜110為停止層，如圖1D所示；使用高溫磷酸H3PO4腐蝕去掉Si3N4硬掩膜，如圖1E所示；使用HF腐蝕掉一定厚度的S12介質材料，保留部分S12介質材料140在硅槽內，從而形成STI，如圖1F所示。
[0004]在該形成方法中，需要使用高溫的磷酸將Si3N4硬掩膜去除，在去除之后，Fin浸泡在高溫的磷酸中，這會對Fin的硅表面造成損傷，增加其缺陷密度，從而會對晶體管的電學特性產生明顯影響。同時，Fin的硅表面不平整會不利于氧化硅介質材料腐蝕的均勻性的控制。此外，進行化學機械平坦化(CMP)時需要控制有效停止，否則過磨后會增加氧化硅介質材料的局部凹陷，也不利于氧化硅介質材料腐蝕的均勻性的控制。
【發明內容】
[0005]本發明的目的旨在至少解決上述技術缺陷，提供一種Fin-FET的溝槽隔離的形成方法，避免對Fin表面的破壞，同時改善氧化硅介質材料腐蝕的均勻性。
[0006]本發明提供了一種Fin-FET的溝槽隔離的形成方法，包括:
[0007]在襯底上形成硬掩膜；
[0008]刻蝕襯底以形成鰭；
[0009]去除硬掩膜；
[0010]填充隔離材料并進行平坦化；
[0011]刻蝕去除部分厚度的隔離材料，以形成溝槽隔離。
[0012]優選地，所述硬掩膜為二氧化硅，采用氫氟酸腐蝕去除該硬掩膜。
[0013]優選地，所述隔離材料為二氧化硅。
[0014]優選地，進行平坦化后，所述鰭上保留有一定厚度的隔離材料。
[0015]優選地，采用氫氟酸腐蝕去除部分厚度的隔離材料，以形成溝槽隔離。
[0016]優選地，采用稀釋比例為100:1的HF進行腐蝕，溫度為25°C
[0017]本發明實施例提供的Fin-FET的溝槽隔離的形成方法，在刻蝕襯底形成鰭之后，就去除硬掩膜，避免了在平坦化后進行去除而導致的鰭表面的損傷，保證了鰭的質量，利于提聞器件的性能。
[0018]更進一步地，硬掩膜采用二氧化硅，其為常溫腐蝕工藝，進一步減小對鰭的表面的損傷。
[0019]更進一步地，在平坦化后，并不暴露鰭，而是在鰭上保留一定厚度的隔離材料，從而改善刻蝕去除隔離材料的均勻性。
【附圖說明】
[0020]本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中:
[0021]圖1A-1F為現有技術的Fin-FET的溝槽隔離的制造過程的截面結構示意圖；
[0022]圖2A-2F為根據本發明實施例的Fin-FET的溝槽隔離的制造過程的截面結構示意圖；
[0023]圖3為根據本發明實施例的Fin-FET的溝槽隔離的形成方法的流程圖。
【具體實施方式】
[0024]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0025]為了避免對Fin表面的破壞，改善氧化硅介質材料腐蝕的均勻性，本發明提出了一種Fin-FET的溝槽隔離的形成方法，如圖3所示，包括:
[0026]在襯底上形成硬掩膜；
[0027]刻蝕襯底以形成鰭；
[0028]去除硬掩膜；
[0029]填充二氧化硅的隔離材料并進行平坦化；
[0030]刻蝕去除部分厚度的隔離材料，以形成溝槽隔離。
[0031]該方法在刻蝕襯底形成鰭之后，就去除硬掩膜，避免了在平坦化后進行去除而導致的鰭表面的損傷，保證了鰭的質量，利于提高器件的性能。
[0032]以下將結合具體附圖對本發明的Fin-FET的溝槽隔離的形成方法的實施例進行詳細的描述。
[0033]首先，在襯底200上形成硬掩膜210，參考圖2A所示。
[0034]在本發明實施例中，所述半導體襯底200可以為Si襯底、Ge襯底、SiGe襯底、SOI(絕緣體上娃，Silicon On Insulator)或 GOI (絕緣體上錯,Germanium On Insulator)等。在其他實施例中，所述半導體襯底還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI (絕緣體上鍺硅)等。
[0035]在本實施例中，所述硬掩膜210為二氧化硅，先淀積二氧化硅，厚度可以為150-300nm，在一個實施例中為180nm，而后進行圖案化以形成二氧化硅的硬掩膜210，參考圖2B所示。通常地，二氧化硅可以采用HF進行去除，并為室溫工藝，這樣在去除硬掩膜時，可以減少對鰭表面的損傷。
[0036]而后，刻蝕襯底以形成鰭220，如圖2B所示。
[0037]可以利用刻蝕技術，例如RIE(反應離子刻蝕)的方法，刻蝕襯底200以形成鰭220。
[0038]接著，去除硬掩膜210，如圖2C所示。
[0039]在本實施例中，進行濕法腐蝕，去除該二氧化硅的硬掩膜，HF可以為室溫工藝，具體的一個實施例中，采用稀釋比例為100:1的HF，溫度25°C，腐蝕時間為lOmin。在刻蝕形成鰭之后就去除硬掩膜，避免了在平坦化后進行去除而導致的鰭表面的損傷，保證了鰭的質量，利于提高器件的性能
[0040]接著，填充隔離材料并進行平坦化，參考圖2E所示。
[0041]隔離材料可以包括二氧化硅或其他可以分開器件的有源區的材料。
[0042]在本實施例中，優選地，隔離材料為二氧化硅。首先，填充二氧化硅的隔離材料230，如圖2D所示；接著，對該隔離材料230進行平坦化，例如采用CMP (化學機械研磨)的方法，優選地，在進行平坦化后，所述鰭上保留有一定厚度的隔離材料，如圖2E所示。在平坦化后，并不暴露鰭，而是在鰭上保留一定厚度的隔離材料，避免停止在鰭上時產生凹陷，從而改善刻蝕去除隔離材料的均勻性。
[0043]而后，繼續去除部分厚度的隔離材料，以形成溝槽隔離240，如圖2F所示。
[0044]本實施例中，采用HF進行濕法腐蝕進行濕法腐蝕，去除該二氧化硅的隔離材料，HF可以為室溫工藝，進一步減小對鰭表面的損傷。在一個具體的一個實施例中，采用稀釋比例為100:1的HF，溫度25°C，腐蝕時間為5min。
[0045]以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。
[0046]雖然本發明已以較佳實施例披露如上，然而并非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
【主權項】
1.一種Fin-FET的溝槽隔離的形成方法，其特征在于，包括: 在襯底上形成硬掩膜； 刻蝕襯底以形成鰭； 去除硬掩膜； 填充隔離材料并進行平坦化； 刻蝕去除部分厚度的隔離材料，以形成溝槽隔離。
2.根據權利要求1所述的形成方法，其特征在于，所述硬掩膜為二氧化硅，采用氫氟酸腐蝕去除該硬掩膜。
3.根據權利要求1所述的形成方法，其特征在于，所述隔離材料為二氧化硅。
4.根據權利要求1或3所述的形成方法，其特征在于，進行平坦化后，所述鰭上保留有一定厚度的隔離材料。
5.根據權利要求4所述的形成方法，其特征在于，采用氫氟酸腐蝕去除部分厚度的隔離材料，以形成溝槽隔離。
6.根據權利要求2或5所述的形成方法，其特征在于，采用稀釋比例為100:1的HF進行腐蝕，溫度為25°C。
【專利摘要】本發明提供了一種Fin-FET的溝槽隔離的形成方法，包括：在襯底上形成硬掩膜；刻蝕襯底以形成鰭；去除硬掩膜；填充隔離材料并進行平坦化；刻蝕去除部分厚度的隔離材料，以形成溝槽隔離。在刻蝕襯底形成鰭之后，就去除硬掩膜，避免了在平坦化后進行去除而導致的鰭表面的損傷，保證了鰭的質量，利于提高器件的性能。
【IPC分類】H01L21-762
【公開號】CN104766817
【申請號】CN201410008441
【發明人】楊濤, 盧一泓, 張月, 崔虎山, 李俊峰, 趙超
【申請人】中國科學院微電子研究所
【公開日】2015年7月8日
【申請日】2014年1月8日