極薄封裝的制作方法
【專利說明】極薄封裝
[0001]對其它申請的交叉引用
這個申請要求2012年9月20日提交的題為“EXTREMELY THIN PACKAGE”的美國臨時專利申請號61/703，708的優先權，所述美國臨時專利申請號61/703，708出于所有目的通過引用被結合于本文中。
【背景技術】
[0002]典型的芯片制造裝配工藝包括:應用EMC (環氧樹脂模制化合物)來覆蓋器件的整個區域，使器件經受在引線上電鍍，以及然后經由鋸片分離器件。EMC填充劑保護集成電路免于發光誘導的泄露和濕氣滲透，但是也促成總體封裝厚度。圖1說明了由先前提到的裝配工藝產生的典型的器件結構。如所描繪的，包圍集成電路(即芯片)的EMC大大地促成產生的器件尺寸。
【附圖說明】
[0003]在下面的詳細描述和附圖中公開了本發明的各種實施例。
[0004]圖1說明了由典型的裝配工藝產生的現有技術的器件結構。
[0005]圖2A說明了由包括研磨工藝的裝配工藝產生的封裝結構的實施例。
[0006]圖2B說明了由包括研磨工藝的裝配工藝產生的封裝結構的實施例。
[0007]圖3A-3Q說明了用于生成極薄封裝結構的裝配工藝的實施例。
[0008]圖3R說明了由公開的裝配工藝產生的器件的示例尺寸。
【具體實施方式】
[0009]本發明能夠以多種方式實現，包括工藝、裝置、系統、物質成分、體現在計算機可讀存儲介質上的計算機程序產品、和/或處理器，比如配置成執行指令的處理器，所述指令存儲在與處理器耦合的存儲器上并且/或者由該存儲器提供。在這個說明書中，這些實現、或者本發明可以采用的任何其他的形式，可以被稱為技術。一般而言，公開的工藝的步驟順序可以在發明的范圍內更改。除非另有闡述，部件比如描述為被配置成執行任務的處理器或存儲器可以被實現為在給定時間內被臨時配置成執行任務的通用部件或者被實現為被制造成執行任務的特定部件。在本文中使用的術語‘處理器’指代一個或者更多的器件、電路和/或被配置成處理數據比如計算機程序指令的處理核心。
[0010]下面連同說明發明的原理的附圖一起提供對發明的一個或多個實施例的詳細描述。發明被與這樣的實施例結合地描述，但是發明并不限制于任何的實施例。發明的范圍僅受權利要求所限制，并且發明涵蓋許多的替代、修改和等價方案。在下面的描述中提出了許多的具體細節以便提供對發明的透徹的理解。這些細節被提供用于示例的目的，并且本發明可以根據權利要求來實行而沒有這些具體細節中的一些或所有。為了清晰的目的，沒有詳細描述在與本發明相關的技術領域中所已知的技術材料，以便發明不被不必要地模糊。
[0011]在本文中公開了用于實現更薄封裝厚度的各種技術。如進一步描述的，公開的裝配工藝包括用于降低總器件厚度的研磨工藝。研磨工藝促進多種類型的更薄封裝結構。在一些實施例中，采用研磨工藝使集成電路(即芯片)的背側暴露，這可以對不敏感的發光器件是可接受的。替代地，粘附帶可以例如被施加在研磨面上以保護集成電路免于發光誘導的泄露和濕氣滲透。
[0012]圖2A說明了由包括研磨工藝的裝配工藝產生的封裝結構的實施例。如所描繪的，封裝結構200包括集成電路(即芯片)202，它部分地被EMC (環氧樹脂模制化合物)204包圍并且經由突起208連接到引線框(L/F)或者襯底206。在某些實施例中，封裝結構200由如下步驟產生:在EMC注入之后使整個引線框或襯底經受頂側研磨，直到至少芯片的背側暴露和/或實現期望的厚度。在給定的示例中，封裝結構200包括粘附帶(即層壓膜)210，它被施加在器件的頂部(即倒裝芯片202的背側)上以保護芯片。封裝結構200可以包括例如極薄DFN (雙扁平無引線)封裝或者QFN (方形扁平無引線)封裝。
[0013]圖2B說明了由包括研磨工藝的裝配工藝產生的封裝結構的實施例。如所描繪的，封裝結構220包括集成電路(即芯片)222，它部分地被EMC224包圍并且經由突起228連接到引線框(L/F)或者襯底226。在某些實施例中，封裝結構220由如下步驟產生:在EMC注入之后使整個引線框或襯底經受頂側研磨，直到至少芯片的背側暴露和/或實現期望的厚度。在這個示例中，使集成電路222的背側暴露，即沒有如在圖2的實施例中那樣施加粘附帶。封裝結構220可以包括例如暴露的硅極薄DFN或者QFN封裝。
[0014]圖3A-3Q說明用于生成極薄封裝結構(諸如關于圖2A-2B所描述的那些)的裝配工藝的實施例。圖3A說明切割晶圓300以分離在晶圓300中的每個芯片302。如在圖3A中進一步描繪的，每個芯片302隨后經歷倒裝、助焊劑浸漬以及安裝到引線框或者襯底304上。圖3B說明倒裝芯片安裝到引線框或者襯底304上。圖3C說明回流步驟以連接芯片302和引線框或襯底304之間的突起。回流溫度輪廓取決于突起成分和特性。圖3D說明模制步驟，該模制步驟例如由注塑工具執行。如所描繪的，在這個步驟期間芯片302被EMC306所包圍。
[0015]圖3A-3D也說明背側粘附帶305，其可應用于其中芯片302被安裝到引線框304的實施例。圖3E說明用于移除背側粘附帶305的步驟。圖3F說明在其中芯片302被安裝到引線框304的實施例中用于提供引線修整307的引線電鍍步驟。在其中芯片302被安裝到襯底304的實施例中，襯底的端子/引線已經進行預電鍍修整。圖3G說明引線框/襯底安裝(即背側層壓)步驟。如所描繪的，施加背側安裝帶308以準備隨后的頂側研磨。
[0016]圖3H說明使用研磨輪310執行頂側研磨所經的研磨步驟。這個頂側研磨工藝被專門引入到裝配工藝中以實現期望的封裝厚度，并且未被使用在其他現存的DFN/QFN工藝中。圖31說明繼續的頂側研磨直到實現期望的芯片和/或總器件厚度。在某些實施例中，一旦芯片302的背側暴露就停止研磨。替代地，如在圖31中所描繪的，一旦實現期望的芯片厚度就停止研磨。一旦研磨完成，研磨表面例如被拋光以釋放在研磨期間引入的剪應力和/或增加在研磨表面和頂粘附膜(其被用于極薄DFN/QFN封裝，比如在圖2A中描繪的封裝結構200)之間的粘附。
[0017]圖3J說明剝帶步驟，在該剝帶步驟中背側安裝帶308被移除。圖3K說明層壓步驟，在該層壓步驟中放置頂側粘附膜312以保護器件免于發光誘導的泄露(對于對發光敏感的器件而言)和濕氣滲透。圖3L說明層壓物固化313步驟，其中頂側粘附膜312被處理以確保與下面的EMC和芯片背側的粘附。圖3M說明其中出于器件識別和可追蹤性目的而對頂側進行標記的標記步驟，并且說明在標記之后的頂視圖314。
[0018]圖3N說明安裝步驟，在該安裝步驟中引線框/襯底304被倒裝并且安裝帶316被施加用于在隨后的封裝鋸切步驟期間把器件保持在合適的位置。鋸切工藝在引線框/襯底304上執行。圖30說明鋸切步驟，其中經由鋸片318分離每個器件。圖3P說明封裝鋸切分割步驟的完成。圖3Q說明其中手動擦洗安裝帶316并且/或者為了批量封裝、(電氣)測試和/或纏帶/封裝320而采用拾放操縱器以從帶316移除器件的步驟。
[0019]雖然在圖3A-3Q中描繪的裝配工藝中說明特定的步驟順序，但是在其他的實施例中可以更改步驟的順序。例如，圖3H-3I的研磨工藝可以在裝配工藝的任何合適的階段執行。此外，頂側粘附膜312的包括是可選的。也就是，在暴露的硅封裝結構比如在圖2B中描繪的封裝結構220中不包括頂側粘附膜312。
[0020]圖3R說明由圖3A-3Q的裝配工藝產生的器件的示例尺寸。給定的表格提供針對極薄DFN (ETDFN)和極薄QFN (ETQFN)封裝以及暴露的硅極薄DFN (ESETDFN)和暴露的硅極薄QFN (ESETQFN)封裝的示例尺寸。總的來說，由于包括的研磨工藝可實現更薄封裝。
[0021]雖然出于清晰理解的目的，已相當詳細地描述了前述的實施例，但是本發明并不限制于提供的細節。存在很多實現發明的替代方式。公開的實施例是說明性的而不是限制性的。
【主權項】
1.一種器件，包含: 集成電路，經由連接而連接到引線框或襯底；以及 EMC (環氧樹脂模制化合物)，除了在集成電路的背側和連接區域之外包圍所述集成電路，所述集成電路經由所述連接區域連接到引線框或襯底。
2.權利要求1的器件，其中在器件裝配期間集成電路的背側和器件的頂側之間的EMC被移除。
3.權利要求1的器件，其中在器件裝配期間研磨被用來從器件的頂側移除EMC并且暴露集成電路的背側。
4.權利要求3的器件，其中研磨包括使引線框或襯底經受頂側研磨，直至暴露集成電路的背側。
5.權利要求3的器件，其中研磨包括使引線框或襯底經受頂側研磨，直至實現期望的封裝厚度。
6.權利要求1的器件，其中集成電路的背側包含暴露的硅。
7.權利要求1的器件，進一步包含:粘附膜，被施加到器件的頂側以保護暴露的集成電路的背側。
8.權利要求7的器件，其中粘附膜被固化以改進與下面的EMC和集成電路背側的粘附。
9.權利要求1的器件，其中器件包含極薄DFN(雙扁平無引線)或者QFN (方形扁平無引線)封裝。
10.權利要求1的器件，其中器件包含暴露的硅極薄DFN(雙扁平無引線)或者QFN (方形扁平無引線)封裝。
11.一種方法，包含: 用EMC (環氧樹脂模制化合物)模制包含連接到引線框或者襯底的集成電路的器件；并且 在器件頂側上研磨EMC以降低器件厚度。
12.權利要求11的方法，其中在器件頂側上研磨EMC包括研磨直到集成電路的背側暴Mo
13.權利要求11的方法，其中在器件頂側上研磨EMC包括研磨集成電路的背側。
14.權利要求11的方法，其中在器件頂側上研磨EMC包括研磨集成電路背側以實現規定的集成電路厚度。
15.權利要求11的方法，其中在器件頂側上研磨EMC包括移除集成電路的背側和器件的頂側之間的EMC。
16.權利要求11的方法，進一步包含把粘附膜施加到器件頂側以保護集成電路。
17.權利要求16的方法，其中所述粘附膜保護集成電路的暴露的背側。
18.權利要求16的方法，進一步包含固化粘附膜以改進與下面的EMC和集成電路背側的粘附。
19.權利要求11的方法，其中器件包含極薄DFN(雙扁平無引線)或者QFN (方形扁平無引線)封裝。
20.權利要求11的方法，其中器件包含暴露的硅極薄DFN(雙扁平無引線)或者QFN (方形扁平無引線)封裝。
【專利摘要】公開用于實現極薄封裝結構的技術。在某些實施例中，器件包含：集成電路，經由連接而連接到引線框或襯底；以及EMC（環氧樹脂模制化合物），除了在集成電路的背側和連接區域之外包圍所述集成電路，所述集成電路經由所述連接區域連接到引線框或襯底。
【IPC分類】H01L21-00
【公開號】CN104756225
【申請號】CN201380048042
【發明人】金龍寶, 林伊國, 陳嘉川
【申請人】斯萊戈科技公司
【公開日】2015年7月1日
【申請日】2013年9月20日
【公告號】US9147629, US20140084429, WO2014047471A1