一種靜電保護用晶閘管的制作方法
【專利說明】一種靜電保護用晶閘管
[0001]
技術領域
[0002]本發明涉及電子電路技術領域，具體地，涉及一種靜電保護用晶閘管。
【背景技術】
[0003]可控娃整流器件(Silicon-Controlled Rectifier，SCR)又被稱為晶閘管。在集成電路CMOS技術中，晶閘管被經常使用于靜電保護電路以防止靜電破壞(ESD)，通常將晶閘管的陽極和陰極接至靜電保護電路中，正常工作情況下，晶閘管兩極的電勢差不超過其觸發電壓，晶閘管不導通，而在產生ESD靜電脈沖時，由于ESD靜電脈沖具有大電壓，高能量的特性，因此很容易觸發晶閘管導通，從而經由晶閘管釋放，實現靜電保護的目的。
[0004]目前，使用SCR作為ESD保護器件，通常會遇到兩個問題，一是SCR的觸發電壓過高，不能有效實現ESD保護。二是一旦SCR導通后，陽極與陰極之間只需較低的保持電壓就能使SCR維持導通狀態，因此在芯片正常工作時就要避免SCR被誤觸發而出現閂鎖效應(Latch up)ο
[0005]本發明針對上述兩個問題，設計了一種新型SCR電路，不但具有很低的觸發電壓，而且能夠保證在芯片正常工作時避免SCR被觸發而出現Latch upo
[0006]圖1為傳統SCR的結構圖。正常情況下，此SCR不導通。當陽極出現正向ESD脈沖，而陰極接地時，隨著ESD正電壓的升高，最終使得NWELL/PWELL發生反向擊穿而產生較大的反向擊穿電流，此電流流過PWELL電阻產生壓降使寄生NPN管的基極-發射極正偏，因而NPN管導通并有電流流過，此導通電流又流過NWELL電阻并在其兩端產生壓降使得寄生PNP管的發射極-基極正偏，因而PNP管也會導通。由此正反饋效應使得SCR (PNPN)被觸發導通。可以看到SCR的觸發電壓取決于NWELL/PWELL的反向擊穿，而此反向擊穿電壓一般都非常高，因此SCR的觸發電壓也很高。當將此SCR用做ESD保護電路時，會出現內部被保護電路已經被燒毀而SCR還未被觸發的狀況，所以此傳統SCR并不能提供有效的ESD保護。
[0007]圖2為現有的一種低電壓觸發SCR(d1de_trigger SCR)。正常情況下，此SCR不導通。當陽極出現正向ESD脈沖，而陰極接地時，隨著ESD正電壓的升高，最終使得串聯二極管全部導通，有較大電流直接從陽極經過串聯二極管和PWELL電阻流入陰極。此時PWELL電阻兩端產生電壓降使得寄生NPN的基極-發射極正偏，NPN管導通。此導通電流又流過NWELL電阻并在其兩端產生壓降使得寄生PNP管的發射極-基極正偏，因而PNP管也會導通。由此正反饋效應使得SCR (PNPN)被觸發導通。通過調節串聯二極管的數目，我們可以有效控制此SCR的觸發電壓，從而可以實現一個低電壓觸發的SCR。不過此結構的缺點在于，在芯片正常工作狀況下，如果陽極流入出現一個Latch-up電流，此SCR很容易被誤觸發而使得電路處于Latch-up狀態。
[0008]從上方介紹中可以看到，現有的SCR有的觸發電壓太高，不能有效實現ESD保護，有的雖然觸發電壓比較低，但是依然不能降低正常工作時發生Latch-up的風險。
[0009]在實現本發明的過程中，發明人發現現有技術中至少存在保護可靠性低、誤操作率高和安全性差等缺陷。
【發明內容】
[0010]本發明的目的在于，針對上述問題，提出一種靜電保護用晶閘管，以實現保護可靠性高、誤操作率低和安全性好的優點。
[0011]為實現上述目的，本發明采用的技術方案是:一種靜電保護用晶閘管，包括第一NMOS 管 M2、第二 NMOS 管 M3，第一 PMOS 管 M1、第二 PMOS 管 M4，PNP 管 T1, NPN 管 T2，以及下拉電阻RP.;其中:
所述？冊管1\的發射極作為該靜電保護用晶閘管的陽極的發射極分別與第一 PMOS管Ml的源極和第二 PMOS管M4的源極連接；PNP管T1的基極分別與第一 PMOS管Ml的漏極、第一 NMOS管M2的源極、第二 PMOS管M4的柵極和NPN管T2的集電極連接；PNP管T1的集電極分別與第二 PMOS管M4的漏極和NPN管T 2的基極連接；
所述NPN管T2的基極通過下拉電阻R PWEa后作為該靜電保護用晶閘管的陰極Cathode，NPN管T2的基極通過下拉電阻R PWEa后還與第二 NMOS管M3的漏極連接；
所述第一 PMOS管Ml的柵極分別與第一 NMOS管M2的柵極、第二 NMOS管M3的柵極和第二 NMOS管M3的漏極連接；第一 NMOS管M2的漏極和第二 NMOS管M3的源極連接。
[0012]由于采用了下拉電阻Rpwe^使得該靜電保護用晶閘管，在有ESD時，第二 PMOS管M4開啟，形成從陽極Anode經過第二 PMOS管M4，下拉電阻Rpweii到陰極Cathode的通路，使得NPN管T2的基極電位有效抬升，NPN管T 2開啟。
[0013]進一步地，該靜電保護用晶閘管，還包括延時電容C1;所述延時電容C1連接在第一PMOS管Ml的柵極與第一 PMOS管Ml的源極之間。
[0014]進一步地，該靜電保護用晶閘管，還包括耦合電阻R1;所述耦合電阻R1連接在第一PMOS管Ml的柵極與第二 NMOS管M3的漏極之間；
在沒有ESD發生時，第一 NMOS管M2、第二 NMOS管M3關閉，第一 PMOS管Ml開啟將寄生PNP管即PNP管T1的基極電位拉升至陽極Anode電位，PNP管T ^勺發射極-基極不會正偏，PNP管無法開啟；晶閘管無法導通；
在發生ESD狀況時，使得第一 NMOS管M2、第二 NMOS管M3開啟，PNP管T1的基極電位被拉低，同時第二 PMOS管M4開啟使得NPN管T2的基極電位被拉高，PNP管T i的發射極-基極和NPN管T2的基極-發射極均進入正偏狀態，整個靜電保護用晶閘管能夠迅速開啟放電。
[0015]本發明各實施例的靜電保護用晶閘管，由于包括第一 NMOS管M2、第二 NMOS管M3，第一 PMOS管M1、第二 PMOS管M4，PNP管T1,NPN管T2，以及下拉電阻RPWEll;從而可以克服現有技術中保護可靠性低、誤操作率高和安全性差的缺陷，以實現保護可靠性高、誤操作率低和安全性好的優點。
[0016]本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。
[0017]下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
【附圖說明】
[0018]附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，與本發明的實施例一起用于解釋本發明，并不構成對本發明的限制。在附圖中:
圖1為傳統SCR的結構圖；
圖2為現有的一種低電壓觸發SCR的工作原理示意圖；
圖3為本發明靜電保護用晶閘管的工作原理示意圖。
【具體實施方式】
[0019]以下結合附圖對本發明的優選實施例進行說明，應當理解，此處所描述的優選實施例僅用于說明和解釋本發明，并不用于限定本發明。
[0020]根據本發明實施例，如圖3所示，提供了一種靜電保護用晶閘管，即一種用于靜電保護的新型晶閘管電路設計。
[0021]本發明的目的就是設計一種高效的SCR用作ESD保護電路，一方面具有較低的觸發電壓，另一方面在正常工作時能夠降低發生Latch-up的風險。
[0022]圖3為本發明的技術方案。通常應用時，SCR的陰極接地，陽極連接信號PAD或者電源VDD。在沒有ESD發生時，NMOS管M2、M3關閉，PMOS管Ml開啟將寄生PNP管的基極(A點)電位拉升至陽極電位，確保PNP管的發射極-基極不會正偏，PNP管無法開啟，此時即使在陽極流入Latch-up電流也無法使得SCR導通，因此有效防止Latch-up現象的發生。在發生ESD狀況時，隨著陽極上ESD脈沖電壓的快速升高，由于電容電阻網絡的耦合效應和延遲效應，使得M2、M3開啟，PNP管的基極(A點)電位被拉低，同時M4開啟使得NPN管的基極(B點)電位被拉高，因此PNP管的發射極-基極和NPN管的基極-發射極很容易進入正偏狀態，整個SCR能夠迅速開啟放電。因此在ESD狀態下，這一結構能夠實現較低的觸發電壓。
[0023]與現有技術相比，本發明的技術方案，至少具有以下優點:
⑴本發明的技術方案，具有較低觸發電壓，能夠提供高效的ESD保護；
⑵本發明的技術方案，在芯片中實際應用時能夠大大降低發生Latch-up的風險；
⑶本發明的技術方案，無需增加任何工藝步驟和生產成本。
[0024]最后應說明的是:以上所述僅為本發明的優選實施例而已，并不用于限制本發明，盡管參照前述實施例對本發明進行了詳細的說明，對于本領域的技術人員來說，其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種靜電保護用晶閘管，其特征在于，包括第一 NMOS管M2、第二 NMOS管M3，第一PMOS管M1、第二 PMOS管M4，PNP管T1, NPN管T2,以及下拉電阻Rpwell;其中: 所述？冊管1\的發射極作為該靜電保護用晶閘管的陽極的發射極分別與第一 PMOS管Ml的源極和第二 PMOS管M4的源極連接；PNP管T1的基極分別與第一 PMOS管Ml的漏極、第一 NMOS管M2的源極、第二 PMOS管M4的柵極和NPN管T2的集電極連接；PNP管T1的集電極分別與第二 PMOS管M4的漏極和NPN管T 2的基極連接； 所述NPN管T2的基極通過下拉電阻R PWEa后作為該靜電保護用晶閘管的陰極Cathode，NPN管T2的基極通過下拉電阻R PWEa后還與第二 NMOS管M3的漏極連接； 所述第一 PMOS管Ml的柵極分別與第一 NMOS管M2的柵極、第二 NMOS管M3的柵極和第二 NMOS管M3的漏極連接；第一 NMOS管M2的漏極和第二 NMOS管M3的源極連接。
2.根據權利要求1所述的靜電保護用晶閘管，其特征在于，該靜電保護用晶閘管，還包括延時電容C1;所述延時電容C i連接在第一 PMOS管Ml的柵極與第一 PMOS管Ml的源極之間。
3.根據權利要求1或2所述的靜電保護用晶閘管，其特征在于，該靜電保護用晶閘管，還包括耦合電阻R1;所述耦合電阻R:連接在第一 PMOS管Ml的柵極與第二 NMOS管M3的漏極之間； 在沒有ESD發生時，第一 NMOS管M2、第二 NMOS管M3關閉，第一 PMOS管Ml開啟將寄生PNP管即PNP管T1的基極電位拉升至陽極Anode電位，PNP管T ^勺發射極-基極不會正偏，PNP管無法開啟；晶閘管無法導通； 在發生ESD狀況時，使得第一 NMOS管M2、第二 NMOS管M3開啟，PNP管T1的基極電位被拉低，同時第二 PMOS管M4開啟使得NPN管T2的基極電位被拉高，PNP管T i的發射極-基極和NPN管T2的基極-發射極均進入正偏狀態，整個靜電保護用晶閘管能夠迅速開啟放電。
【專利摘要】本發明公開了一種靜電保護用晶閘管，包括第一NMOS管M2、第二NMOS管M3，第一PMOS管M1、第二PMOS管M4，PNP管T1，NPN管T2，以及下拉電阻RPWELL。本發明所述靜電保護用晶閘管，可以克服現有技術中保護可靠性低、誤操作率高和安全性差等缺陷，以實現保護可靠性高、誤操作率低和安全性好的優點。
【IPC分類】H01L29-74
【公開號】CN104733520
【申請號】CN201510118418
【發明人】單毅, 姜玉溪, 尚斌
【申請人】單毅
【公開日】2015年6月24日
【申請日】2015年3月18日