絕緣體基硅厚氧結構和制造方法

專利名稱：絕緣體基硅厚氧結構和制造方法
技術領域：
本發明一般涉及絕緣體基硅(SOI)型半導體器件，尤其涉及提供網絡靜電瀉放(ESD)保護的體柵耦合的厚氧結構。
保護電路一般應用于集成電路來使內部部件避免發生ESD。在體半導體材料中，可以制造部件來消耗ESD事件中的過量電荷。用于ESD保護的普通類型部件包括金屬氧化物半導體場效應晶體管(MOSFET)和厚場氧(TFO)穿通器件。在每個這樣的器件中，該器件的擊穿電壓由其內部的p-n結的擊穿電壓決定。該p-n結面積通常足夠大，使其能夠消耗ESD事件中的過量電荷。
隨著對半導體器件更高速度工作要求的增長，在SOI襯底上形成的集成電路正引起注意。用于體半導體器件的ESD保護器件本身不能容易地用于SOI器件。因為擴散區下立即是埋氧層，該p-n結的大部分面積損失了。導致只有小得多的面積來消耗ESD事件中的過量電荷。因為能量不能有效消耗，器件可能過熱并發生永久損傷。
已經制造出能夠提供ESD保護的不同SOI結構。1998年6月2日授予Okumura的第5760444號美國專利上公開了這樣的一個結構。Okumura描述了在制造過程中與MOSFET集成在一起的單獨的ESD二極管器件。該二極管通過漏區與該MOSFET電相連。當在該MOSFET的漏區施加過高電位時，該二極管被正向偏置，為在該二極管內流動的電荷提供通路。結果，該SOI半導體器件對靜電擊穿具有抵抗力。該器件的缺點是在制造時需要額外的工藝步驟；同時，當其仍提供ESD保護，在怎樣與其它器件相連方面，該器件缺乏靈活性。
1998年6月30日授予Gilbert等人的第5773326號美國專利上公開了另一個結構。Gilbert等人描述了這樣的SOI結構，它被分成ESD保護部分和電路部分。ESD保護部分需要厚SOI層來工作。該厚SOI層作用是將ESD電流和熱量分散在大面積內，從而改善該SOI結構的抗ESD事件的能力。
1998年3月10日授予Smith的第5726844號美國專利上公開了另一個結構。Smith描述了用于SOI器件的保護電路，在該保護電路中用了體連接的MOSFET和齊納二極管。因為該MOSFET有薄柵氧，所以需要幾個齊納二極管來保護過壓和欠壓情況。
1997年11月4日授予Smith等人的第5683918號美國專利上公開了另一個結構。Smith等人描述了用于保護SOI器件網絡的體連接的MOSFET。該ESD保護器件有易損壞的薄柵氧，需要大的硅版圖面積使其有效。
在第5811857號美國專利中發現了保護SOI電路免于ESD的另一種方法。1998年9月22日該`857號專利授予Assaderaghi等人，在此作為參考。Assaderaghi等人公開了SOI電路，其中包括提供ESD保護的由SOI MOSFET形成的體柵耦合(BCG)的二極管。NMOSFET和PMOSFET都能用來產生該二極管的正向偏置工作。參見

圖1a-1d(同Assaderaghi等人的圖2，3，5和6相對應)，公開了該BCG二極管的兩種配置。圖1a示出了NMOSFET100的電路圖。如圖所示，NMOSFET100包括源108，漏106，體104和柵102。漏，體和柵連接在節點A。當節點A的電壓高于節點B時，NMOSFET100開啟，從而提供ESD保護。如圖1b所示，NMOSFET100可以等效成二極管圖型。
類似地，如圖1c和1d所示，PMOSFET110包括源108，漏106，體104和柵102。漏，體和柵連接在節點A。當節點B的電壓高于節點A時，PMOSFET110開啟，從而提供ESD保護。如圖1d所示，PMOSFET110可以等效成二極管圖型。
然而，應該理解，由Assaderaghi等人公開的NMOSFET和PMOSFET都是用薄柵氧形成的，因此，都易受高壓ESD事件的損壞。而且，MOSFET需要體接觸柵和漏。該要求限制了這些MOSFET的靈活性。
仍然存在形成SOI器件保護電路的需要，它允許該器件被保護以遠離可能到達集成電路輸入/輸出焊盤的ESD電位。如果有能提供合適的ESD保護，但只需要小面積散熱的半導體結構，那將是有利的。如果該結構能夠容易地用與現存半導體工藝集成的工藝制造，那同樣是有利的。
為滿足這個和其它需求，并從目的來看，本發明涉及提供ESD保護的SOI場效應晶體管結構。該結構有源，漏，體和柵。該柵由厚氧層和金屬接觸形成。該柵在引線后端(BEOL)工藝中形成。該晶體管可以是n型晶體管或p型晶體管。該晶體管的漏區可以同柵或體相連，或同柵和體都相連。當作為保護器件使用時，該漏同信號焊盤相連，源同參考電位相連。
形成該厚氧場效應晶體管的工藝包括以下步驟。首先，通過淺溝槽隔離形成具有半導體島的SOI結構；該半導體島為第一導電類型。接著，用具有第二導電類型的摻雜物形成單獨的源區和獨立的漏區；第一導電類型的剩余區域形成體區。在該島上淀積絕緣層。刻蝕該絕緣層形成體區上的厚氧柵區。最后，形成金屬引線來接觸源，漏，體和柵區。
應當理解本發明的前述概要描述和接下來的具體描述都是示例性的，不是對本發明的限制。
結合附圖閱讀以下的具體描述，會更好地理解本發明。這些附圖中包括以下圖形圖1a和1b是根據`857號專利的圖2和3中配置成體耦合和柵耦合二極管的n溝FET(NFET)的電路圖；圖1c和1d是根據`857號專利的圖5和6中配置成體耦合和柵耦合二極管的p溝FET(PFET)的電路圖；圖2a-2d是根據本發明的優選實施例的SOI NMOSFET結構在不同制作階段中的橫截面圖，；圖2e是根據本發明優選實施例的SOI PMOSFET結構的橫截面圖2f是顯示體，厚氧和柵區之間關系的SOI MOSFET結構的橫截面圖；圖3a和3b是圖2d中的SOI NMOSFET的電路圖；圖4a和4b是圖2e中的SOI PMOSFET的電路圖；圖5a-5c是根據本發明優選實施例的顯示不同耦合方式的圖2d中的SOI NMOSFET的電路圖；圖6是根據本發明優選實施例的顯示體耦合和柵耦合方式的圖2e中的SOI PMOSFET的電路圖；以及圖7是用圖5c的NMOSFET和圖6的PMOSFET構成的ESD保護器件的示例性電路圖。
圖8和9是顯示厚氧器件同薄氧器件不同組合的ESD保護器件的示例性電路。
根據本發明優選實施例，圖2a-2d顯示了在不同制作階段的NMOSFET器件10。如圖2a所示，NMOSFET器件10包括半導體襯底層12，絕緣層14和半導體層18。半導體襯底層12是輕摻雜p型硅片。在本實施例中，絕緣層14是二氧化硅層。半導體襯底層12，絕緣層14和半導體層18的組合被認為是SOI結構。該SOI結構可以用任何制造SOI結構的常規工藝形成。例如，可以用常規注入氧隔離(SIMOX)工藝在半導體襯底層12內注入高濃度氧來形成該SOI結構。此外，可以用常規鍵合和深刻蝕工藝形成該SOI結構。
如圖2a所示，形成場隔離區16a和16b。盡管舉例的是淺溝槽隔離(STI)區，也可以用其它場隔離工藝。通過用常規方法形成STI區，半導體層18被分割成幾個島(其一顯示在圖2a中)。薄氧層(未顯示)，例如二氧化硅，可以在半導體層18的島上生長。該薄氧層可以用本領域熟練人員知道的光刻膠和掩模工藝形成。
接著，在半導體層18上放置掩埋電阻(BR)掩模(未顯示)，以便隨后通過該掩模的未覆蓋區域用離子注入形成圖2b的源區20和漏區22。砷(As)離子注入是在70Kev和大約5×1015原子/cm2的劑量下進行的。結果，形成重摻雜n+型區域20和22。n+型區域20和22的形成是非自對準的。因為BR掩模防止在體區24內離子注入，體區24仍為輕摻雜p型區。因此，體區24形成介于NMOSFET10源區20和漏區22之間的體。
接下來的制造步驟如圖2c所示。絕緣層26，例如二氧化硅，被淀積在場隔離區16a和16b，源區20，漏區22和體區24上。絕緣層26可以在引線后端(BEOL)制造過程中形成為層間介質。絕緣層26厚度大約在2000至3000埃之間，優選厚度約為2500埃。
如圖2c所示，絕緣層26淀積后，通過向下刻蝕到源區20和漏區22形成接觸孔或通孔19。最后，如圖2d所示，淀積金屬引線以形成源引線28，漏引線32和柵引線30。通孔19和金屬引線的形成是在BEOL制造過程中用常規方法完成的。盡管沒有作為一個工藝步驟顯示，襯底引線25形成為具有同體區24的金屬接觸的常規T型結構。
類似地，如圖2e所示，在SOI結構上形成厚氧PMOSFET40，該結構具有半導體襯底層12；絕緣層14；場隔離區16a和16b；重摻雜p+型源區20和漏區22；輕摻雜n型體區24；和體區24上形成絕緣層26的厚氧層。最后，淀積金屬引線形成源引線28，漏引線32，柵引線30和體引線25。
因此，描述了形成厚氧SOI MOSFET的工藝，其中柵由金屬薄膜形成，而絕緣體是BEOL層間介質(ILD)。如圖2f所示，發明人也發現通過改變柵寬“W”，可以改進熔融硅和短路源，漏及體區的失效機制。W做的越寬，失效發生的概率越小。更進一步，通過在體區24上以預定長度“L”重疊形成絕緣層26，如所示，可以改善ESD保護。
在淀積該厚氧絕緣體前，可以在SOI結構上淀積，掩模和刻蝕一多晶硅層來確定柵區。淀積該厚氧絕緣體后，可以執行金屬化工藝來確定到不同區域的接觸。
圖3a中顯示了圖2d的厚氧NMOSFET的電路圖。如圖，厚氧NMOSFET10包括源引線28，漏引線32，體引線25以及柵引線30。源引線28同端子B相連；漏引線32同端子A相連；體引線25連接于VB；柵引線30連接于Vg。如圖3b所示，NMOSFET10可以用二極管符號來表示。
類似地，圖4a中顯示了圖2e的厚氧PMOSFET的電路圖。如圖，厚氧PMOSFET40包括源引線28，漏引線32，體引線25以及柵引線30。如圖4b所示，PMOSFET40可以用二極管符號來表示。
現在將說明在NMOSFET10開啟并提供ESD保護時的動作。當NMOSFET10的體電壓超過NMOSFET10的源電壓時，產生第一開啟狀態。當產生該狀態時，正向偏置二極管屬性允許電流從體端向源端流動。當NMOSFET10的柵電壓超過NMOSFET10的閾值電壓時，產生第二開啟狀態。當產生該狀態時，開啟的晶體管屬性允許電流從漏端向源端流動。
在類似的方式下，對于圖4a和4b所示的PMOSFET40，當在A端施加的負脈沖比體電壓低過二極管正向偏置電壓時，正向偏置二極管屬性允許電流從體端向PMOSFET40的漏端流動。當PMOSFET40的柵電壓低于PMOSFET40的閾值電壓時，產生第二開啟狀態。當產生該狀態時，開啟的晶體管屬性允許電流從源端向漏端流動。
圖5a-5c是根據本發明實施例的在不同ESD應用中所使用的上述厚氧NMOSFET10。如圖5a所示，NMOSFET10中體引線25同漏引線32在A端相連。A端連向焊盤34，源引線28在B端連向VSS(通常是地電位)；柵引線30未連。在這種ESD應用中，厚氧NMOSFET10體與漏端耦合，當焊盤34的電壓上升超過存在于體和源端之間的二極管正向偏置電壓時，提供ESD保護。
圖5b示出了在柵耦合方式下的厚氧NMOSFET10。如圖，NMOSFET10中柵引線30同漏引線32在A端相連。A端連向焊盤34，源引線28在B端連向VSS；體引線25未連。在這種ESD應用中，厚氧NMOSFET10柵與漏端耦合，當焊盤34的電壓上升超過NMOSFET10的閾值電壓時提供ESD保護。當焊盤34的電壓超過閾值電壓時，電流從該焊盤流向電源VSS。
圖5c示出了在體和柵都耦合的方式下的厚氧NMOSFET10。如圖，NMOSFET10中柵引線30同體引線25連向A端。A端連向焊盤34，源引線28在B端連向VSS。在這種ESD應用中，厚氧NMOSFET10在前述的第一開啟狀態和第二開啟狀態時提供ESD保護。
因此，體和柵都耦合方式下的厚氧NMOSFET10如下工作。當在焊盤34上施加正電壓時，電流通過由體和源形成的p-n二極管瀉放。并行地，當體電壓上升，該NMOSFET10的閾值電壓下降，產生動態閾值。當閾值電壓下降，NMOSFET的柵耦合開啟與二極管并聯的NMOSFET。這是體柵耦合器件獨特的方面，它具有二極管屬性和晶體管屬性的并行工作。NMOSFET10利用體耦合來減少閾值電壓的絕對值，同時利用柵耦合在閾值電壓急速返回前開啟晶體管元件。
在概念上可以將NMOSFET10的體柵耦合看成大電流增益的雙極晶體管。漏電流可以看成收集極電流，體(柵)電流看成基極電流，而源電流可以看成發射極電流。盡管為了分析方便，該器件可以看成雙極器件，但實際上它是NMOSFET，因為導電電流通過表面溝道并由柵控制。該“雙極”器件的“顯式”增益大，因為該NMOSFET的閾值電壓受施加在硅膜的偏置調制。這表現出小偏置下的大雙極增益。
該NMOSFET的閾值電壓可以受溝道尺寸控制。小長度溝道有小閾值電壓。通過改變調整閾值的注入(用來控制閾值電壓的常規注入)，閾值電壓可以輕易地改變。
盡管以上參照厚氧NMOSFET器件描述，類似的描述也適用于PMOSFET器件。因此，PMOSFET器件可以配置成體耦合方式，柵耦合方式，或體柵耦合方式。圖6示出了在體和柵耦合方式的PMOSFET40。如圖，體引線25，柵引線30，以及漏引線32在A端相連。源引線28在B端連向VSS而A端連向焊盤34。
當在焊盤34上施加負脈沖時，電流通過由PMOSFET結構的體和源形成的n-p二極管瀉放。并行地，當體電壓下降，該PMOSFET40的閾值電壓的幅度下降，同樣產生動態閾值。當閾值電壓下降，PMOSFET的柵耦合開啟與二極管并聯的晶體管。即，PMOSFET40利用體耦合來減少閾值電壓的絕對值，同時利用柵耦合在PFET急速返回前開啟該晶體管。
圖7示出了第一級ESD保護器件50中一起工作的NMOSFET10和PMOSFET40。NMOSFET10在B端與VDD耦合，在A端與焊盤34耦合。PMOSFET40在B端與VSS耦合，在A端與焊盤34耦合。VDD是預定的高電壓電源，例如3.4伏，Vss是預定的低電壓電源，例如地電壓。當在焊盤34上施加輸入信號時，NMOSFET10通過吸納更多電流到B端將輸入信號變為VDD(加閾值電壓)。當輸入信號低于VSS時，PMOSFET40將輸入信號箝位于VSS(減閾值電壓)。當輸入信號比VSS低一個閾值電壓時，PMOSFET40從VSS電源驅動更多電流到該器件。在這種方式下，當輸入信號分別上升高于預定高電壓電源或下降低于預定低電壓電源時提供ESD保護。
如圖7所示，當牽涉到混合電壓接口時，可以在第一級ESD保護器件50上增加其它級，例如第二級ESD保護器件60。第一級連接在信號焊盤和其后級之間，并避免高于VDD和低于VSS的ESD事件。第二級60連接在第一級50和也許是另一級(未顯示)之間，并避免高于VEF(例如4.1伏)和低于VSS的ESD事件。因此，信號輸出62被箝位在4.1伏(例如)和0伏地電壓(例如)之間。
參見附圖，應該理解，盡管顯示的是特定的例子和元件，其它合適元件的組合也可以使用。例如，如圖7所示的第一級ESD保護器件50，可以包括兩個NMOSFET，兩個PMOSFET，或一個NMOSFET和一個PMOSFET。此外，可以使用多級不同元件的組合。在`857號專利中Assaderaghi等人公開了ESD保護網絡的不同組合；那些組合在此作為參考。
圖8顯示了另一個元件組合。如圖，第一級保護器件50包括厚氧NMOSFET10和厚氧PMOSFET40。第二級保護器件60包括薄氧NMOSFET66和薄氧PMOSFET68。第二級通過串聯電阻64與第一級耦合。
圖9顯示了另一提供ESD保護的具有厚氧晶體管70的實施例。該厚氧晶體管70與第一級相連，第一級包括薄氧NMOSFET66和薄氧PMOSFET68。應當理解厚氧晶體管70的體和柵連向VSS(或參考地電位)并且不同晶體管70的源或漏相連。因此在該實施例中，該晶體管不是體柵耦合的。
盡管此處參照特定實施例舉例和描述，然而并不意味著本發明應局限于所示的細節。在本權利要求書等價的范圍和領域內，在不離開本發明的精神下，可以對細節做不同的修改。
權利要求
1.用于靜電瀉放保護的絕緣體基硅場效應晶體管，包括提供第一端的源，提供第二端的漏，提供第三端的體，以及厚氧層和金屬接觸形成的柵，該柵提供第四端，其中該柵在引線后端工藝中形成。
2.權利要求1的晶體管，其中該晶體管是p型晶體管和n型晶體管之一。
3.權利要求2的晶體管，其中漏同柵和體之一相連。
4.權利要求3的晶體管，其中漏同柵和體相連。
5.權利要求4的晶體管，其中漏連接至信號焊盤，源連向參考電位。
6.從信號焊盤接收信號的絕緣體基硅網絡，包括具有源，漏，體和厚氧柵的至少一個場效應晶體管，漏，體和柵連接在一起，同漏耦合的第一端，同源耦合的第二端，以及與第一端和第二端之一耦合的信號焊盤，其中該晶體管響應接收到的信號，通過只產生預定電壓范圍內的電壓從接收到的信號提供靜電瀉放保護。
7.形成厚氧場效應晶體管的工藝，包括以下步驟a)通過淺溝槽隔離提供具有半導體島的絕緣體基硅結構，其中半導體島為第一導電類型；b)用具有第二導電類型的摻雜物在半導體島上形成獨立的源區和獨立的漏區，其中剩下的第一導電類型區域是體區；c)在該半導體島上形成絕緣層；d)刻蝕該絕緣層來形成體區上的厚氧柵區；以及e)形成分別接觸源，漏，體和柵區的金屬引線。
8.權利要求7的工藝，其中步驟d)包括遠離柵區覆蓋絕緣層用于改善靜電瀉放保護。
9.權利要求8的工藝，其中步驟e)包括加寬接觸柵區的金屬引線用于改善靜電瀉放保護。
10.權利要求9的工藝，其中用厚度范圍從2000到3000埃之間的二氧化硅形成該絕緣層。
11.權利要求10的工藝，其中該絕緣層在引線后端制作工藝中形成。
12.權利要求11的工藝，其中步驟e)包括將柵，體和漏區連接至第一端，源區連接至第二端。
13.權利要求12的工藝，其中步驟e)包括形成與第一端和第二端之一電相連的焊盤。
14.權利要求13的工藝，其中步驟e)包括形成與第一端和第二端的另一個電相連的參考電壓端。
15.權利要求14的工藝，其中步驟b)包括離子注入n+雜質作為第二導電類型摻雜物。
16.權利要求14的工藝，其中步驟b)包括離子注入p+雜質作為第二導電類型摻雜物。
17.用權利要求7的工藝制造的產品。
18.從信號焊盤接收信號的絕緣體基硅網絡，包括至少一個絕緣體基硅厚氧晶體管，響應所述信號用于靜電瀉放保護。
19.權利要求18的網絡，其中所述厚氧晶體管具有源，漏，體和柵，同漏耦合的第一端，同柵和體耦合的第二端，以及和源耦合的信號焊盤。
20.權利要求18的網絡，其中所述厚氧晶體管具有源，漏，體和柵，以及其中所述體和柵同所述漏和源之一耦合。
全文摘要
提供靜電瀉放保護的SOI場效應晶體管。該結構有源,漏,體和柵。該柵用厚氧層和金屬接觸形成。該晶體管可以是p型晶體管或n型晶體管。該晶體管漏可以同柵和體之一相連,也可以同柵和體都相連。當作為保護器件使用時,該漏同信號焊盤相連,源同參考電位相連。
文檔編號H01L27/092GK1260597SQ9912610
公開日2000年7月19日 申請日期1999年12月10日 優先權日1999年1月8日
發明者邁克爾·J·哈格魯弗, 瑪麗恩·M·佩勒拉, 史蒂文·H·沃爾德曼 申請人:國際商業機器公司