專利名稱：雙柵襯底極板動態隨機存取存儲器單元陣列的制作方法
本申請和與之間時提交的D·M·Kenney的題目為“擴散隱埋極板溝槽DRAM單元陣列”和G·B·Bronner等人的題目為“雙阱襯底極板溝槽DRAM單元陣列”是三項同時待審的相關申請。
本發明涉及半導體存儲器件，特別涉及高密度動態隨機存取單元及其用亞微米工藝的制作方法。
半導體器件的制作工藝的設計者已被迫不斷提高器件的有效密度，來保持價格和性能的競爭性。因而，VLSI和ULSI工藝已進入亞微米的結構尺度范圍，現在已是深亞微米的特征尺寸范圍內的設計工藝。在可預見的未來一段時間內，接近半導體器件設計的常規二維設計將要達到絕對原子物理的極限。傳統上，動態隨機存取存儲器(DRAM)的設計者在每個DRAM的研制階段都力求取得特征尺寸分辨率的極限，用先進的工藝來滿足最嚴峻的挑戰。例如，使64K比特DRAM的設計者感到困惑的是要弄清在感受到在制作材料中和工作環境中本來就存在著自然發生的原子粒子輻射的情況下，容許可靠數據信號所要求的最小電荷容量已達到平面單元布局的存儲電容器的電荷容量的實際物理極限。大約50毫微微法(50×10-15F)范圍存儲電容器被視為物理極限。從實際上看，這種限制妨礙了起始于80年代初期的DRAM尺寸與電壓定標的延續。減小DRAM存儲電容器所使用的半導體襯底表面面積已受到苛刻的限制。由于可靠的電容器介電材料厚度的減小，使現有的1Mb(一兆比特)的DRAM工藝仍能繼續用于平面、二維器件和電路設計。從4MbDRAM開始，許許多多的三維設計已被用到將簡單單一器件/電容器存儲單元變為在垂直方向設置電容器的程度。按這種設計，電容器已被做在成形于半導體襯底表面的溝槽內。按更密集的設計，也提出一些其它形式的三維電容器，如將電容器的極板疊置于轉移器件上方。但這種設計尚存在將內連線連到所要求的數字存取和將數字比特線連接到DRAM存儲單元的困難。還提出另一些設計方案，將轉移器件及其相關的電容器兩者均做在一個優選的最小特征尺寸的溝槽內。目前、由于不可克服的工藝困難，把這些設計用于制作工藝尚不實際。
大多數對16Mb和密度更大的DRAM單元的設計提案都避開繼續開發溝槽單元工藝，這是因為已知在溝槽電容器結構中有漏電機制存在。當熟悉了這些漏電機制時，就可把溝槽DRAM單元設計的開拓成功地用到16Mb的設計中。
下列參考文獻記述了用于DRAM和其它半導體工藝的已有技術的各種方案。
題目為“DRAM的溝槽和密集結構”論文(“Trench and Com-pact Structures for DRAMs”by P.Chatterjee dt al.，InternationalElectron Devices Meeting 1986，Technical Digest Paper 6.1，pp.128-131，)記述了直至16Mb DRAM設計在溝槽單元設計中的各種變型，包括襯底極板溝槽(SPT)單元，在美國專利US-4.688.063(1987.8.18授予Lu等人并讓與該發明的受讓人)中記述得更為詳細。SPT單元采用一種高導電襯底作為DRAM單元的極板。每個單元的存儲節點做在襯底的一個深溝槽內。美國專利US-4,801,988(1989.1.31授予Kenney并讓與該發明的受讓人)記述一個改進的SPT單元，它包括一個厚的做在溝槽內的隔離區，以便能更密集裝填DRAM單元。題目為“容許增加存儲電荷的CMOS半導體存儲結構上的改型”(“CMOS Semiconductor Memory StructuralModification to Allow Increased Memory Charge”anonymous，IBM Technical Disclosure Bulletin Vol.31，No.11，April 1989pp162-5)教導一種在支持器件下面設置一隱埋區，將SPT單元的襯底極板與支持器件隔離開的方法，以便容許極板的參考電壓單獨地偏置在最佳的Vdd/2伏特。
美國專利US-4.912,054(1990.3.27授予Tomassetti)記述通過使用雙極型器件工藝所常用的多種外延層將雙極-CMOS電路器件隔離開的方法。題目為“具有三重阱結構的45ns 16MbDRAM”(“A45-ns 16Mbit DRAM with Triple-Well Strueture”by S.Fijii et al，IEEE Journal of Solid-State Circuits，Vol.24，No.5，October 1989，pp 1170-1175)記述了將各種不同功能器件類型隔離開的技術，按該方法，將溝槽DRAM單元的全部陣列做在注入了p阱的表面內。
美國專利US-4,829,017(1989.3.9授予Malhi)記述一種在襯底做一淺溝槽，形成一個隱埋摻雜層的方法，保護其側壁，再延展該溝槽，最后特延展的溝槽側壁進行摻雜，形成一個對溝槽DRAM存儲節點有用的連續摻雜區域。
題目為“采用超過隱埋層的薄外延和溝槽隔離的深亞微米CMOS/BiCMOS的新阱結構”(New well structure for DeepSub-micron CMOS/BiCMOS Using Thin Epitaxy over BuriedLayer and Trench Isolation”by Y.Okazaki et al，1990 Sym-posium on VLSI Technology，Digest of Technical Papers，Paper6C-4，PP83-4.)記述了使用隱埋外延層，將表面器件與襯底隔離開。
下列各參考文獻明確涉及各種SPT DRAM單元的改型，將其中的與襯底導電類型相反的隱埋區作為DRAM存儲電容器的一個極板。美國專利US-4,918,502(1990.4.17授予Kaga等人)記述了一個隱埋極板溝槽DRAM單元，其中的單元存儲節點和一屏極做在一個單個的溝槽內。在該溝槽的底部，形成一個對襯底的反型擴散，以致相鄰單元的擴散互連形成類柵結構。形成一個或多個與DRAM無關的溝槽，起穿通作用，能給摻雜區加上合適的參考電壓的偏置。所以，
圖12清楚地表明了隱埋區的類柵形貌。歐洲公開申請EP-0283964(1988.9.28公開)記述一個隱埋極板SPTDRAM單元，其中的由該DRAM的溝槽向外的擴散區，與Kaga等人形成SPT單元的極板的擴散區相類似。如按Kaga等人的方式，形成一個類柵區域，并與一個非單元溝槽接觸。美國專利US-4,873,560(1989.10.10授予Sunami等人)還記述另一種隱埋極板SPT單元，將其中的存取晶體管做在單元溝槽內。所以圖30及其相應說明記述了為使單元轉移器件正常運行而保持隱埋區的類柵結構的重要性。Sunami等人的專利還告誡人們在類柵隱埋區中的開孔應“由耗盡層填充”，將表面器件與襯底隔離開的情況下，就可以將單獨的連線做在“隔離的”表面區，以便使它偏置在與襯底相同的電位。英國專利申請GB-2,215,913A(1989.9.27公開)也記述了隱埋SPT DRAM單元設計的另一個變型，其中的隱埋區的摻雜劑是用離子注入到DRAM單元的深溝槽側壁設置的。最后，美國專利US-4,794,434(1989.9.27授予Pelley)記述了一種用雙極器件工藝方法形成的隱埋極板SPT DRAM單元，其中，隱埋極板區是由一雙極晶體管的隱埋的子集電極結構通常部分形成的。
雖然上面引用的參考文獻闡明了各位DRAM設計者在試圖克服使DRAM單元繼續減小尺寸并增加密集度所固有的障礙方面所做的各種各樣的精尖的成果，但誰也沒有能夠將DRAM工藝用到亞0.5微米特征尺寸范圍，沒能提供為持續20年的使DRAM工藝密集度不斷增加的“傳統”所必須達到的技藝。DRAM的設計者已轉到使用復雜工藝過程的“疊置電容器”的DRAM單元上，但是他們知道工藝步驟的添加將減小特殊設計的可制作性。
現在參考圖1，表示一個美國專利US-4.688.063(屬Lu等人，題目為“在CMOS中具有MOS溝槽電容器的動態RAM單元”)所描述的基本的襯底極板溝槽(SPT)DRAM單元的示意剖面圖。P+型半導體襯底10設有一輕摻雜外延表面層11，在表面層11的上表面設置N-型逆向注入阱12，在阱12內形成一個轉移器件14。控制柵電極16響應于來自字線電路的信號，將施加于位或數據線擴散區18的數據信號耦合到擴散的存儲節點區20。設置一深溝槽22，在溝槽22內形成一存儲電容器。在該溝槽形成一個多硅存儲節點極板24，并用一薄的存儲節點介質(未示出)與襯底10隔離開。一個導電帶26使擴散節點20與極板24相連接。
生產經驗表明，所述的SPT DRAM單元不適用于擴展到大于16Mb，部分原因在于，P-陣列轉移器件性能的限制以及由擴散存儲節點20、多硅極板24和襯底10形成的寄生器件的存在。簡單轉換到N-型轉移器是不實際的，而用Vdd/2基準節點偏置電壓來減小電容器介質上的電應力也是不可能的。本主題發明針對已有技術中未解決的問題，提供一種解決把簡單SPT單元的可制作性擴展到并超過64Mb DRAM方面存在的障礙的方案。
本發明的一個目的是提供一種雙柵SPT單元，已排除現有技術的密度限制。
本發明的另一個目的是提供一種襯底極板溝槽DRAM設計，而不增加以產額為代價的工藝復雜性。
本發明的再一個目的是提供一種SPT DRAM單元，它對現有工藝技術的影響最小。
本發明涉及用以提供一種SPT DRAM單元設計的方法，用歸一化的方法來處理以往所有對DRAM單元的限制參數，以提供一接近最佳的設計，按這種設計，漏電因素被降至最小，而器件的偏置處于最佳條件。本發明包括一襯底極板溝槽DRAM單元陣列，其中的一個隱埋區被用于半導體襯底上的電的和結構上的隔離區，以使單元的轉移器件可不依賴形成于襯底內的其它支持器件而獨立地工作。將亞半微米特征尺寸與先前公知的提供簡單隱埋隔離層技術協同使用。
本發明的這些和其它目的和特征通過附圖和優選實施例的描述將變得更加完全、明顯。
圖1是說明已有技術襯底極板溝槽(SPT)DRAM單元基本電連接的簡化的剖面示意圖。
圖2是說明本發明的雙柵襯底極板溝槽(SPT)DRAM單元的基本電連接的簡化剖面示意圖。
圖3～圖10是說明本發明的陣列在最佳制作工藝下各個步驟的剖面示意圖。
參照圖2，它表示本發明的雙阱襯底極板板溝槽DRAM單元的基本元件。該單元是Lu等人在美國專利US-4,688,063所記述的及Kenney在美國專利US-4,801,988修改的，并按本文所提到的內容將兩項專利結合在一起的現有技術SPT DRAM單元的改進。該單元包括下列主要特征。同現有技術一樣，一個P+型半導體材料的襯底10具有一個P-型材料的上外延層。用雙極子集電極制造技術，可形成第一外延層11，接著局部形成一個N型隱埋層32和一附加的P型外延層13。表面擴散穿通區34與隱埋層32的周界線相連接，以使在其內形成DRAM單元的襯底區12變得在結構上和電學上與半導體襯底10相隔離。在其上表面形成一個P型隔離區12，在該隔離區中形成N溝道轉移器件14。器件14的控制柵電極16響應于DRAM陣列支持電路的字存取線，通過形成于區域12的溝道區在數據或位線擴展N型區18和擴散N型存儲節點區20之間的耦合數據。按照與已有技術相類似的方法，在毗鄰存儲節點20的深溝槽22內形成一個存儲電容器，它包括一個用薄的介質層與襯底10隔離的N型導電的多硅電極形成的信號存儲節點。擴散表面存儲節點20和溝槽22內的信號存儲節點24由一個導電帶26連接。在存儲溝槽的頂部，形成一個厚的襯層28，以提高由擴散存儲節點20和襯底在P區12內形成的豎向寄生FET的閾值電壓。為了消除溝槽柵—感應二極管的漏電機構，襯層28必須沿溝槽22的側壁向下延伸到低于N區32的pn結的最低點。還設置局部表面隔離區30，這是眾所周知的已有技術。
本發明的一個重要方面是按簡易的制造工藝順序提供如圖2所示單元的陣列。因為基本的SPT單元實際上位于一個p阱內部，而p阱又套在一個N阱之內，為實施本發明所需的附加工藝步驟被減到最少。一般，p阱12可被偏置在大約-1V，P+襯底10偏置在地電位和Vdd電位之間的一電平，而N阱32偏置大于或等于襯底電位Vsub。
下列要點闡述了由于能給幾個pn結—隔離區獨立地加偏置而適用于本發明的單元的重要關系。
1.由于給區域32/34加上相對于區域12為正的偏置電壓，轉移器件14的襯底區、豎向側壁溝槽寄生FET的次閾值漏電和沿溝槽側壁的其它漏電機構都將被收集在N型區32/34的電極Vbn上，而不是轉移器件的存儲節點，區域20上，從而改善了滯留時間，超過已有技術的單元(圖1)；2.由于給區域32/34加上相對于區域12為正的偏置電位，使區域12內產生的和由數據線擴散區注入的少數載流子均被收集在N型區32/34的電極Vbn上，而不是區域20上，改善了滯留時間，超過已有技術(圖1)；3.由于給區域32/34加上相對于半導體襯底區域10為正的偏置電位，在深襯層結構區28高于或低于N+區34下沿的情況下，沿溝槽電容器結構區22的溝槽介電側壁的漏電流(產生于區域10)和區域10體內產生的載流子均被收集在區域34的電極Vbn上，而不是區域12上，改善了阱電壓降，超過了已有技術(圖1)；4.由于用N型區32/34使區域12與半導體襯底區10隔離，獨立的偏置條件容許對區域12內的n溝道MOSFET器件和在周圍表面p型區13內施以不同的反偏條件，這就改善了設計點的靈活性，在已有技術中(圖1)，這是不可能的。
如果選擇直接在外延層13的表面制作N溝道支持FET，那么Vsub為0伏特是有利的。可能不容看清的勝于已有SPT單元的附加優點包括由于使用N溝道轉移器件，為DRAM單元提供更快的I/O運行，用在區域12和32之間以及區域32和11之間的雙pn結，為所有的陣列轉移器件提供隔離，以及能使襯底被偏置，從而減小跨于存儲節點介質的應力。
現在參考圖3～圖10，這些圖描述了用于制作雙柵襯底極板溝槽DRAM單元陣列的優選的工藝順序。
參照圖3，由重摻雜P+型半導體片子10開始，設置厚度為大約0.25μm的輕摻雜P-外延層11。然后，最好用砷作為摻雜劑雜質，采用同時進行外擴散與為形成其厚度為大約2.5μm的輕摻雜層的外延生長步驟，來形成重摻雜N型區32。在襯底10上，外延層13的上表面形成厚度為大約175nm的氧化/氮化層50，做后序步驟將要用的腐蝕/拋光停止處。用常規CVD TEOS工藝淀積一層相當厚的、約500nm的氧化層52，用作溝槽22的腐蝕掩膜。用高分辨率的光致抗蝕劑做成一個光刻掩膜，確定要在襯底10上刻蝕的溝槽22的圖形。用氧和四氟化碳做活化劑，采用干等離子體刻蝕工藝，將掩膜圖形轉移到厚氧化層52和氧化/氮化層50上。在把光致抗蝕劑剝離掉之后，用各向異性PIE工藝把溝槽22＇腐蝕到0.5μm的深度，做成如圖3所示的結構。應注意，為了方便起見，在描述本發明時，沒有畫出被腐蝕的溝槽的底部。
接著，如圖4所示，把已露出的溝槽的硅側壁和底部熱氧化到4nm厚，形成溝槽電容器結構。然后，保形淀積大約7nm的氮化硅。然后，再氧化該氮化層，形成約1.5nm的二氧化硅，完成ONO單元節點介質體。再后，將溝槽用保形淀積填充至少摻雜1×1019原子/厘米3的多晶硅厚至襯底表面以上大約900nm。在大約1000℃的氮氣中熱退火步驟，來愈合任何在溝槽22內多晶硅中無意形成的裂痕。接著，用優先于二氧化硅和氮化硅而選擇腐蝕多晶硅的PIE工藝，去掉所有在襯底平面區域上的多晶硅，并把溝槽頂部的多晶硅腐蝕到比襯底表面低大約1.5μm的高度，而留下溝槽底部的摻雜的多晶硅55。在露出的溝槽頂部側壁上，用CVD保形淀積大約90nm的二氧化硅，形成溝槽襯層28，然后按與美國專利4,801,988相類似的方法，各向異性地從平面區域，包括溝槽的底部，腐蝕掉氧化物，留下凹槽上部側壁上的襯層28。最后的結構表示在圖4上。
現在參照圖5，將溝槽再填以摻砷的多晶硅至表面厚度大約600nm，并按上述條件退火。然后，最好用平面化工藝，如化學—機械拋光去掉所有形成于襯底背面的這種淀積的多晶硅，以減小由無用層產生的任何應力。然后，使襯底的前面或含溝槽那一側也平面化，從所有平的表面上去掉最后淀積的600nm的多晶硅。為了達到優質平面度，最好用化學—機械拋光技術。此種技術在美國專利US-4,994,836(屬Beyer等人)和US-4,789,648(屬Chow等人)描述得更為詳細。接著，使溝槽頂部的多晶硅55′凹陷下去，大約比襯底表面低50～100nm，以便防止隨后施加的多晶硅字線與溝槽電容器的信號存儲節點短路。最后的結構示于圖5。
接著，如圖6所示，按淺溝槽隔離形式(STI)形成局部隔離。將STI掩膜施加于該襯底，并確定STI要求的所有區域。腐蝕露出的氧化/氮化腐蝕停止層50，以露出硅襯底表面和重復填有多晶硅的溝槽頂部。最好在相同的工藝室內，將露出的襯底、溝槽襯層和多晶硅腐蝕至大約350nm深。如圖6所示，在整個襯底上，保形淀積大約630nm的LPCVD TEOS氧化層56。
接著，如圖7所示，最好用同時待審的申請07/427,153(Ker-baugh等人，1989，10，25申請，題目為“在半導體內形成寬的填有介質的溝槽”)所述的RIE深腐蝕和化學—機械拋光相結合的方法，使STI氧化層56平面化。接著，用熱磷酸和緩沖了的HF，去掉任何殘留的氧化/氮化層50。這時，在露出的襯底表面上，可能生長“犧牲”的氧化物，因這些將按集成本發明的陣列的CMOS工藝，變成N—溝道和P—器件的有源器件區。
接著，通常使用N阱掩膜，覆蓋著除N阱所有位置以外的所有襯底，形成P溝道器件的和用以提供隱埋N型區34的N阱。需要的話可以用附加的工藝步驟單獨形成穿通區34，在N阱掩膜形成之后，使襯底經受多次離子注入步驟，形成倒轉N阱34。以900KeV注入劑量為5×1013原子/厘米2的磷離子，形成濃度較高的阱的最深部分，以500KeV注入劑量為2.3×1013原子/厘米2的磷離子，形成阱的基本部分，以大約150KeV注入劑量大約1.9×1012原子/厘米2的磷離子，控制穿通。如有要求，可以使用一個附加的N阱掩膜，這時，在大約80KeV有選擇地注入劑量為大約1.3×1012原子/厘米2的砷，來控制在選擇的N阱內形成的P溝道FET的閾值電壓。還可以用附加的注入掩膜和離子注入，來進一步改制特殊器件的閾值電壓。
在N阱形成之后，以類似的方法，形成一個常規的P阱掩膜，以便掩蔽襯底上用以形成P阱58的硼離子，也示于圖7。為形成P阱，以大約200KeV注入劑量為大約8×1012原子/厘米2的硼離子，形成阱的基本部分，以大約80KeV注入劑量大約1.6×1012原子/厘米2的硼離子，來控制穿通區，并以大約7.3KeV注入劑量大約3.7×1012原子/厘米2的硼離子，來控制用于DRAM陣列和支持電路的N溝道FET的閾值電壓。于是出現圖7的結構。由上述可知，為了使P區58與包括P+襯底10在內的外延層11在結構上和電學上隔離，N阱區32形成與襯底外延層11和P阱58的接觸。與已有技術不同，無須保證轉移器件的襯底區能和半導體襯底10的電耦合。
接著，形成如圖8所示的柵疊層結構，包括柵絕緣體，導電柵和氮化硅罩。參照前文，在剝掉犧牲氧化物之后，在露出的襯底的硅表面上生長大約10nm的二氧化硅，形成柵絕緣層60。淀積一多晶硅層62，大約200nm，再以大約25KeV注入劑量為大約6×1015原子/厘米2的磷。緊接著，用濺射淀積大約100nm的硅化鈦層64，以減小字線的電阻率。淀積一層二氧化硅66和大約80nm氮化硅層68，而完成柵疊層，得到如圖8所示的結構。
如圖9所示，對多層柵疊層進行選擇腐蝕確定互連的第一平面及在平面化的襯底上形成的CMOS FET器件的柵電極。將露出的多晶硅在大約1050℃進行輕微氧化。然后，使用掩膜板，保護除要形成N溝道FET所在位置以外所有的器件區域。以大約30KeV注入劑量為大約1×1014原子/厚米2的磷，則形成輕摻雜N型區70。除掉掩膜板之后，先淀積大約45nm的CVD氮化硅，后將出現在平面襯底上的氮化物進行各向異性RIE處理，形成一個側壁襯層72。然后，按常規方法，蒸發大約20nm的鈷，在大約750℃退火，再在稀硝酸中去掉未反應的鈷，使摻雜區域硅化。
用下列工藝步驟完成圖10所表明的器件和DRAM的結構。先淀積一層大約15nm的氮化硅，再用各向異性RIEZ工藝步驟形成氮化硅側壁74。放置一掩膜板，保護PFET區，以大約50KeV注入劑量為約5×1015的砷，再在900℃的氮氣中進行推進步驟，形成NFET器件的N+型擴散區76。再放置一塊保護NFET區的掩膜板，以大約10KeV注入劑量大約為5×1015原子/厘米2的硼，形成PFET器件的P+型擴散區。用于使形成存儲節點區20的N型擴散區同深溝槽頂部的多晶硅55＇相連的多晶硅表面導電帶26是通過使用一塊掩膜板，將存儲節點區露出，選擇腐蝕深槽頂部的氧化物，淀積N型多晶硅，再用化學—機械拋光工藝進行平面化，以留下多晶硅導電帶26而形成的。形成氧化鈦和鎢的互連78，作無邊緣的接觸，淀積平面間的摻磷玻璃鈍化層80，再用化學—機械拋光技術進行平面化。根據互連電路復雜性的要求，再設置一些附加的平面化的互連平面，就完成了DRAM的制作。
雖然，本發明僅用單一優選實施例加以描述，但本領域的技術人員應當承認，上述工藝步驟是可變換的，摻雜劑的種類和類型以及其它材料的替換也是可以自由進行的，而不脫離本發明的精神和范疇。
權利要求
1.一種動態隨機存取存儲(DRAM)器件，包括多個安排在半導體襯底表面的深槽；和每個同一襯底極板溝槽DRAM單元有關聯的第一種多個溝槽包括一個轉移器件、一個數據節點和一個同做在深槽內的電容器極板相連接的存儲節點，并同襯底的一個區域相耦連；其特征在于還包括一個貫通所說的溝槽的反型半導體材料的隱埋區域；以及一個包圍在深槽矩陣周圍并同隱埋區域相接觸的表面擴散隔離區域，使得在矩陣內的襯底區域在電學上和結構上同襯底的其余部分相隔離。
2.權利要求1所述的動態隨機存取存儲器件，其特征在于，襯底的雜質導電類型是P型，而隱埋區域和表面擴散區域的雜質導電類型是N型。
3.權利要求2所述的動態隨機存取存儲器件，其特征在于，隱埋擴散區域內的雜質是砷。
4.一種制作動態隨機存取存儲器件的方法，包括下列步驟制備第一種導電類型的半導體襯底；在所說襯底的至少一部分面積上形成一隱埋區域；在所說襯底的頂部表面按圖形形成深溝槽陣列；以及在所說的深溝槽內側形成一介質層，并用導電電極材料填充所說的溝槽；其特征在于進一步包括步驟環繞所說的溝槽陣列的周圍，進行離子注入和擴散，形成第二導電類型的擴散區，使其深度能在結構上和電學上隔離開在所說的隱埋區上的矩陣圖形內的部分襯底；以及在矩陣圖形的被隔離部分內，形成多個半導體器件，用以耦連到達和來自在至少一些所說的深溝槽內的導電電極材料的信號。
5.權利要求4所述的制作動態隨機存取存儲器件的方法，其特征在于，在所說的深溝槽內側形成介質層的步驟包括在所說的深溝槽頂部形成一個厚介質襯層的步驟。
6.權利要求4所述的制作動態隨機存取存儲器件的方法，其特征在于，用于形成隱埋區域的摻雜劑材料源是N型的。
全文摘要
一種高密度的襯底極板溝槽DRAM單元存儲器件及其工藝,毗鄰深溝槽電容器形成一隱埋區域,以使DRAM轉移FET的襯底能與半導體襯底上的其它FET電絕緣。隱埋層被穿通區域接觸其周界線,完成其隔離。由于較好的控制寄生器件,聯合區域減少了電荷損失。
文檔編號H01L27/04GK1256519SQ9911836
公開日2000年6月14日 申請日期1993年1月7日 優先權日1992年1月9日
發明者樸炯和, 斯蒂芬·霍華德·沃爾德曼 申請人:國際商業機器公司