場效應晶體管的制作方法

專利名稱：場效應晶體管的制作方法
技術領域：
本發明涉及場效應晶體管(FET)。特別是涉及如由禁帶寬度EG≤0.5eV的窄帶隙半導體材料制成的MISFET的這樣一些FET，但不限于此。它還涉及用在高于環境溫度的升高工作溫度下的由寬帶隙材料制成的FET。
窄帶隙半導體，如銻化銦(InSb)具有一些有用的性質，如很低的電子有效質量，很高的電子遷移率和飽和速度。對于超高速應用這都是很有潛力的。尤其對于快速的功耗很低的晶體管，InSb是一種有希望的材料，因為在低電場下其電子遷移率μe九倍于GaAs，其飽和速度Vsat為GaAs的五倍以上，盡管在這些方面GaAs具有良好的性質。也預期Insb具有超過0.5μm的大的彈道平均自由程。這意味著InSb有潛力在很低的電壓下以很低的功耗高速工作，對于袖珍的和高密度的應用它是理想的。在295K(環境溫度)下Si、GaAs和InSb某些性質的比較列于下面的表1中表1295K下InSb的性質
直到最近InSb在環境溫度下的有潛在價值的性質還是不可及的，因為它的窄帶隙和隨之而來的高本征栽流子濃度(～2×1016cm-3)，后者分別比Si高6個量級，比GaAs高9個量級。這就使InSb器件在環境溫度295K或其附近的正常工作溫度下有高的漏電流，其少子濃度遠大于正常摻雜所需的值。多年來一直認為這是阻礙InSb和其他窄帶隙材料用于環境溫度和更高溫度的器件的基本問題。然而這個問題被美國專利5，382，814號的發明克服了，它揭示了一個非平衡金屬-絕緣體-半導體場效應晶體管(MISFET)，利用載流子的排出和抽取現象使本征載流子濃度降至遠低于平衡值。這種已有工藝的MISFET是反向偏置的p+p+πn+結構，其中p代表InSb層，p+為應變的In1-xAlxSb層(帶下劃線的p表示帶隙比p層寬)，π表示弱摻雜的p型區，它在環境溫度下是本征的，上標+表示重摻雜；這四層分別在相鄰的成對的兩層間構成了三個結，即分別為p+p+、p+π和πn+結。器件的有源區是π區，πn+結作為抽取接觸從π區抽取少子。p+π結是排出接觸，它禁止這些載流子再回流。結果在器件被偏置的情況下，少子濃度下降，多子濃度也隨之下降以保持電中性。這就使載流子濃度低于本征水平。冷卻可以產生類似的效應。這里，所用的術語“本征”在其正常含義中意為載流子主要來自價態的激發，且在半導體材料中少子和多子的數目近似相等。這種表述有時被錯誤地用于非本征材料(如Si)來簡單地表示低摻雜濃度，然而在非本征材料中載流子主要來自施主或受主態的激發，而且是一種載流子(電子或空穴)占主導地位。
美國專利5，382，814號所示的器件是1μm陷柵增強型MISFET結構。為了研究目的，制作了這種類型的各種器件。理論上預期這類器件電流增益降為1的頻率fT應為55GHz，但得到的測量值只為10GHz的范圍。在高頻晶體管技術中fT被當作管子的優值。盡管努力去限制因柵極金屬與源、漏區的重疊而引起的器件電容，這些器件所得到的最佳fT值只有17GHz。這表明很難完全達到InSb MISFET的潛在高頻性能。
本發明的目的是提供一種FET的代替形式，使電流增益截止頻率fT值得到改善。
本發明提供的這種場效應晶體管(FET)包含有在工作溫度下未加偏置時本征導電的區域，和用于抑制本征區中本征對載流子濃度的貢獻的偏置施加裝置，特征在于該FET還包括用于限定在源區和漏區之間延伸的溝道的裝置，使得產生的溝道不直的程度不超過50nm，以適于得到高的電流增益截止頻率值。溝道不直的程度最好不超過5nm；所謂“不直程度”是指溝道任兩部分間的最大高度差，例如溝道中間部分與鄰近源區或漏區的部分。
本發明的優點在于能比已有技術大大提高電流增益截止頻率，使得高頻性能大為改善。特別是按照已有技術的MISFET的高頻性能比理論預期差得多。其原因原來是不清楚的。然而，研究了許多假說試圖來解決這個問題。其中之一認為，MISFET柵極凹陷的過腐蝕可能引起高頻性能的退降。本發明的器件沒有受到加入柵極溝槽之害，在高頻下表現出優越得多的性能，由此可以推斷，柵極溝槽對器件性能有害的假說得到了證明。
一方面，本發明的FET是增強型MISFET，其源區和漏區是在本征區的層中引入重摻雜來形成的。這可由注入、擴散摻雜、合金或引入損傷來產生源區和漏區。本征區是弱p型摻雜的，并與源區和漏區形成抽取接觸，響應于施加偏置而在本征區形成的溝道是n型的。
在一個優選示例中，本征區與勢壘區有一界面，勢壘區本身與基底區也有一界面，本征區、勢壘區和基底區(106、104、102)都有同樣的導電類型，勢壘區的帶隙寬于本征區和基底區從而對本征區形成排出接觸。
本發明的FET可包括柵極接觸，它與本征區絕緣，且至少在源區和漏區之間那部分本征區上延伸，以在工作時在源區與漏區間確立增強型溝道。基底區可為p+InSb，摻雜濃度至少為5×1017cm-3；勢壘區可為p+In1-xAlxSb，x值為0.05至0.25的范圍，摻雜濃度至少為5×1017cm-3；本征區可為πInSb，摻雜濃度小于5×1017cm-3，最好為1×1015cm-3至5×1016cm-3；而源區和漏區可為n+InSb，摻雜濃度至少為5×1017cm-3。
基底區、勢壘區和本征區最好成層狀結構依次排列，源區和漏區可在本征區中用注入、擴散、合金或引入損傷來形成，本征區最好有一基本平坦的表面部分來支撐柵極絕緣層和柵極接觸。
另一方面本發明的FET也可以是具有相關溝道區的耗盡型MISFET。其源區和漏區是在本征區或溝道區上向外生長的重摻雜區；這些區域也可以通過注入、擴散、合金或引入損傷來形成。在源區和漏區間可確定容納柵極接觸的柵極凹陷。
本征區可為p型，其本身或溝道區可與源區和漏區形成抽取接觸。
在一優選示例中，本征區與勢壘區有一界面，勢壘區本身與基底區也有一界面，本征區、勢壘區和基底區有同樣的導電類型，且勢壘區的帶隙寬于本征區和基底區從而對本征區提供排出接觸。在此示例中基底區可為p+InSb，摻雜濃度至少為5×1017cm-3；勢壘區可為P+In1-xAlxSb，x值為0.05至0.25的范圍，摻雜濃度至少為5×1017cm-3；本征區可為πInSb，摻雜濃度小于5×1017cm-3，最好為1×1015cm-3至5×1016cm-3的范圍；和源區和漏區可為n+InSb，摻雜濃度至少為5×1017cm-3。
本征區支撐著溝道區，基底區、勢壘區、本征區和溝道區成層狀結構依次排列，源區和漏區生長在溝道區上，且溝道區具有基本平坦的表面以支撐柵極絕緣層和柵極接觸。
在源區和漏區之間可確定柵極凹陷，溝道區具有在凹陷底部的表面部分，其支撐著柵極絕緣層和柵極接觸。
溝道區可處于兩部分本征區之間，本征區與源區和漏區形成抽取接觸裝置。
基底區、勢壘區和本征區最好成層狀結構依次排列，本征區含有溝道區并支撐著源區和漏區。
用于抑制本征區中本征對載流子濃度的貢獻的偏置裝置，最好是使FET偏置在微分阻抗無限大處，在此處由于襯底偏置電壓的變化而引起的柵極閾值電壓的變化最小。
在本發明的再一個方面，本發明提供了制作一種FET的方法，所述FET包括用于抑制本征區中本征對載流子濃度的貢獻的偏置裝置，特征在于所述方法包括限定在源區和漏區之間延伸的溝道，使得產生的溝道的不直的程度不超過50nm，以適于得到高的電流截止頻率值。溝道的這種不直的程度最好不超過5nm。
為了更全面地了解本發明，現在參照附圖來描述一些只是作為例子的示例

圖1是已有技術的MISFET示意截面圖，不是按比例畫的；圖2表示圖1的已有技術的MISFET的柵極，是放大了的；圖3是本發明的n-溝道增強型MISFET的示意剖面圖(不是按比例畫的)，這是理想的形式，其各層既不是下凹的也不是凸出的；圖4是本發明的n-溝道增強型MISFET的中間區域，表示柵區有輕度下凹；圖5是本發明反偏p+P+πn+MISFET結構的能帶結構圖，它相應于在圖3中沿V-V線剖開；圖6是圖3的MISFET的輸出特性曲線；圖7是圖3的MISFET的轉移特性曲線；圖8說明對于圖3的MISFET和類似模擬的器件，電流增益截止頻率隨柵長的變化；圖9說明對于圖3的MISFET交流增益參數隨頻率的變化；圖10是本發明的n-溝道耗盡型MISFET的示意剖面圖(不是按比例畫的)；圖11說明對于各種器件工藝，電流增益截止頻率fT(GHz)隨柵長(μm)的變化，包括測量的結果和模擬的結果；圖12是對于載流子濃度因排出和抽取而受到抑制的這種MISFET理論上可實現的基底電流/電壓特性。
現在參見圖1，圖中示出了美國專利5，382，814號所示的那類已有的MISFET 10。MISFET 10由銻化銦(InSb)和銻化鋁銦(In1-xAlxSb)層構成。它有一襯底(未示出)支撐著如下的四個半導體材料層重摻雜窄帶隙p型(P+)基底層12；較寬帶隙的重摻雜p型(p+)勢壘層14；輕摻雜p型(π)有源層16和重摻雜窄帶隙n型(n+)源/漏層18。層12、16和18都是InSb，層14是In1-xAlxSb。在295K的環境溫度下π型有源層16是以本征導電為主的，而其他各層12、14和18在此溫度下主要是非本征導電。相鄰層對12/14、14/16和16/18間的界面分別為p+p+、p+π和πn+結，前兩個為異質結，末一個為同質結。p+π結14/16和πn+結16/18分別為排出和抽取接觸。
MISFET 10具有源區20和漏區22，其電極接觸分別為24和26，在源/漏區之間插入柵極凹陷區或溝槽28，這是將n+層18腐蝕穿而形成的。柵極凹陷區的底部和側壁復蓋以氧化硅柵絕緣層30和柵極金屬接觸32。為了MISFET 10的正常工作，凹陷28必須完全(或幾乎完全)穿透n+層18以免源極20和漏極22短路。
在正常工作施加偏壓時，MISFET 10中發生載流子的排出和抽取。層12至18形成一p+p+πn+二極管，它是反偏工作的，即基底層12對于源區20是負偏置的。在這樣的偏置下，πn+結16/18起著由π層16除去電子(少子)的抽取接觸的作用。這樣的電子不能由p+勢壘層14來補充，因為它與p+基底層12一起作為排出接觸并提供一個勢壘阻止電子流至π層16。因此當MISFET 10被偏置時π層16中的電子濃度下降，這層中的空穴濃度由于電中性的原因也隨之降低。這就大大降低了層16的電導率，因而減小了源極20和漏極22間的漏電。
如前所述，已制作的MISFET 10的試驗樣品所表現的高頻性能是令人失望的。這些器件的電流增益截止頻率fT(在此頻率下電流增益降為1)的理論值為55GHz，但其測量值只為10GHz的范圍，盡管努力限制了因柵極金屬與源區和漏區重疊而引起的器件電容。其原因還不清楚。然而，已提出了許多假說并進行了理論研究，試圖弄清哪些人為因素與很差的高頻性能有關。這些假說之一是與柵極的凹陷或溝槽的深度有關。理論計算表明，如果柵極凹陷腐蝕得過深(這很難控制和測量)，高頻性能會退降。理論的情況示于圖2，圖中柵極凹陷28被放大了。
對于可行的MISFET 10，柵極凹陷28必須透過大部分-最好完全穿透-n+區18以免源極和漏極短路；如果此凹陷是過腐蝕的，就會進入π區16，在試驗器件中推測會形成深100nm量級的反型層34。如果是這樣，MISFET在源區20和漏區22間的溝道(未示出)就會是U形的而非預計的直的(在增強型MISFET中溝道只在加偏壓工作時在柵電極下面形成)。
為使在源極和漏極間載流子的渡越時間減至最小，源-漏電場應沿溝道的縱向，這只可能是在U形溝道與之平行的部分。在這樣的溝道中會有一區域不沿源-漏電場方向，因此源-漏電場對于溝道的縱向是傾斜的；結果其縱向電場分量要弱于電場與溝道方向平行的情況，與電場完全平行于溝道縱向的情況相比，載流子在源極和漏極間的渡越時間就增加了。因此推斷U形溝道會使fT退降，因為fT是與這個渡越時間有關的。如果這是對的，這個理論分析意味著應避免使用腐蝕的柵極凹陷。這個假說在本發明后面所述的例子中作了檢驗。
現在參見圖3，100一般地代表本發明的增強型MISFET。它是在輕摻雜的p型InSb襯底上依次生長具有下列厚度和組分的第一、第二、第三和第四層102、104、106和108而成的第一層(基底層)102p+InSb 2μm厚，摻Be濃度3×1018cm-3；
第二層(勢壘層)104p+In0.85Al0.15Sb 20nm厚，摻Be濃度3×1018cm-3；第三層(本征層)106πInSb 0.5μm厚，摻Be濃度1×1015cm-3；第四層(絕緣層)108SiO270nm厚。
更一般地，本發明的InSb/InAISb FET的合適的組分如下基底區p+InSb，受主濃度至少為5×1017cm-3；勢壘區p+In1-xAlxSb，x值為0.05至0.25，受主濃度至少為5×1017cm-3；本征區πInSb，受主濃度小于5×1017cm-3，最好為1×1015cm-3至5×1016cm-3。
可選擇在MISFET 100的溝道層106內包含p型埋層109(由雙虛線表示)以改善在接近絕緣層108處的載流子限制。它具有n+源區110和漏區112，每個厚約0.2μm，中性受主濃度至少為5×1017cm-3。它還具有源極、漏極和柵極接觸114、116和118，是由相繼沉積的Cr和Au層(未示出)構成的。MISFET 100的臺面長度為12μm，這就是它在圖平面中的全寬。其臺面(和柵極)寬度為50μm，這是垂直于圖平面的尺寸。柵極接觸116的標稱長度(圖平面中的橫向尺寸)為0.7μm，這里“標稱”的意思是使用適當尺寸的光刻掩模來產生所要的長度，而不是測量的長度。也制作了其他類似結構和類型的器件，標稱柵長0.7至2μm，臺面寬度100μm。層102至108是用分子束外延生長的。源區110和漏區2是用70keV的S32離子注入而成的，單位面積的劑量為5×1013cm-2。離子通過自然陽極氧化掩模以與&#60110&#62晶向成10°角的方向注入，襯底溫度為100℃。接著用Si3N4作蓋層在420℃下快速熱退火10秒鐘，以激活摻雜劑和除去損傷。然后對樣品陽極氧化，在制作電極前剝去氧化層以去除損傷的材料。制作MISFET 100的工藝過程可引起層106和108輕度凸起，但不會使溝道(在加柵極偏壓時形成)中部和靠近源區-漏區的溝道端部的高度差超過50nm。離子注入確定了到源區110和漏區112的導電接觸路徑。
第四層108是在30nm陽極氧化物上濺射40nm SiO2而成的。整個108層最好是熱解的SiO2，但這是不曾采用過的。
柵極接觸116完全在源區110和漏區112間的那部分第三層或π層106上延伸，并與源區-漏區稍有重疊。理想情況下，為使器件電容減至最小，這種重疊應為零，但在增強型器件中柵極接觸完全在這些區域上延伸以在工作時建立所需的溝道區是重要的。
在MISFET 100中源區110和漏區112間的直溝道不會因柵極116的幾何形狀而嚴重變形，按照已有技術的器件10的經驗肯定不會超過100nm的程度。
圖3說明的是理想情況，實際上由于制作工藝的不精確會引起與理想的幾何形狀的偏離，在本發明的FET中的各層可能不是平面的；即只要不致引起溝道嚴重畸變，本征區可以是凹陷的、凸出的或是波狀的。圖4說明的是凹陷的情況，圖中與圖3所示相當的部分都加了后綴R。圖4表示一個相當于MISFET 100的FET的中間區域120，除此以外它十分接近于實際的器件。它包括本征層106R，柵極絕緣層108R，和柵極接觸116R，所有各層都是下凹的形成了V形凹陷122。凹陷122的底部是在絕緣層108R中心的頂點124。凹陷122的深度由H表示，它不大于50nm。當施加柵極偏壓而建立溝道(未示出)時，凹陷122引起的頂點124下面的溝道中間區域(未示出)與靠近源區110R和漏區112R的溝道端區在圖中垂直方向的差別不會超過50nm；換言之，由于柵極區不是平面而引起的溝道不直程度將小于50nm。這里的柵極區是鄰近柵極絕緣層108R的本征層106R的上部，在這里形成溝道并決定著溝道的形狀。在本發明的其他示例中溝道的中間區域就在器件的有源區中。
凹陷的深度H和因之引起的溝道不直的程度最好不超過5nm。這樣建立的溝道就可由源極、漏極和柵極的電壓來決定其實際的延伸。后面將要談到，與已有技術的器件10相比器件的性能會有很大改善。
圖5是MISFET 100中的能帶結構及相關的載流子濃度與垂直距離x(單位為μm)的關系圖，x是由第一層102的下邊緣開始測量的。圖中給出的數據是對于反偏的p+p+πn+結構；它是在圖3中沿V-V線對MISFET 100的縱剖，由第一層(p+)102、第二層(p+)104和第三層(π)106到(n+)源區110。右邊的縱坐標由1E+12變到1E+19，表示1012至1019cm-3。圖中分別表示了如下變量導帶和價帶能量140和142、凈摻雜濃度的變化144和空穴與電子濃度146和148。
InSb在295K(環境溫度)下的本征載流子濃度為2×1016cm-3。
曲線146和148表明，在器件工作時在第三層106有源π區的大部分，實際的載流子濃度比此值小兩個量級，相應于曲線144近似平的部分。這證明π層106的載流子濃度分別因p+π結104/106和πn+結106/112的排出和抽取而受到抑制。
MISFET 100在共源極結構下作了測試，相對于源極對基底層102施加-0.35V偏壓以實現載流子抽取；這個電壓表示為Vbs，相當于由基底層102和源區110或漏區112構成的二極管結構的最大動態電阻。除了一種情況使用小的負柵極-源極偏壓外，漏極和柵極都施加正常極性的偏置電壓，即都相對于源極110加正偏壓。
MISFET 100的輸出特性示于圖6。圖中有九條曲線，如160和162，表示在-0.2V至1.4V間的恒定柵壓Vgs下漏極電流Id隨漏極電壓Vds的變化，相鄰曲線間柵壓的步進為0.2V。可以看到，在漏極電壓為0.15V時漏極電流開始飽和，如每個曲線的小平臺所示；這是在很低的電壓下開始飽和，一般說來，這是由于InSb的電子遷移率很高的緣故。這一點是很優越的，因為這意味著MISFET 100會有很低的功耗。該輸出特性一般是MISFET的經典形式，它證明已作出了可行的MISFET。在漏極電壓Vds為0.3V時，通過使柵壓由-0.2V變到1.2V，漏極電流可在10至110mA mm-1間開關。
MISFET 100的轉移特性示于圖7。它有五條曲線，如160和162，表示在恒定柵壓下跨導gm隨柵壓Vgs的變化。柵壓由0.1V變到0.5V，相鄰曲線間柵壓的步進為0.1V。可以看到MISFET 100的最大直流跨導為120mS mm-1，閾值柵壓為0.4V。
MISFET 100的漏電本底為8mA mm-1，如圖6中電流軸的截距所示。最大漏極電流為120mA mm-1，由漏極電流不再隨柵壓而增長來決定。在漏極電壓為0.5V時器件開始慢慢擊穿如圖中電流/電壓曲線在高漏極電壓下向上彎曲所示，這是由于帶間隧道效應和表面漏電(很可能是產生了表面隧道)引起的，這些都可以減小。MISFET 100有一與溝道串聯的明顯電阻，每側2.5歐姆，是由正向偏置基底層-源區/漏區二極管來測量的。相信這主要是接觸工藝引起的，這會使跨導(因而fT)低于理想值。
本發明的具有不同柵長的許多增強型MISFET的交流參數是在漏極電壓為0.5V并將柵壓調節至S21，為最大而用S參數法測量的。所得的結果是用Koolen法扣除了焊點寄生電容的。圖8表示測得的最大電流截止頻率fT作為柵長的函數的關系。此結果遵從LG-2關系，如下面的曲線180所示；如果在夾斷時速度沒有飽和，這正是理論所預期的。也計算了(模擬結果)這些MISFET的fT值與柵長的函數關系，由上面的曲線182表示；它與實驗值符合得很好，雖然表現出某種速度飽和效應，推測是由于所用的溝道遷移率較高。這意味著減小柵長可能得到進一步的改善。
MISFET 100的交流參數示于圖9。測得的電流截止頻率fT為74GHz，這是迄今所知的O.7μm柵長的FET測得的最高fT值，無論是哪種類型的晶體管和材料．它比已有技術的研究用器件10所得的最佳值(17GHz)高4倍以上，比這類器件的典型值(10GHz)高7倍以上。減小與溝道串聯的電阻應能進一步提高fT。單邊功率增益降為1的頻率fmax為89GHz，這受溝道串聯電阻和輸出電導的限制，后者目前是較低的。因此在本發明的器件上增大fmax應是可能的。這些fT和fmax值表示目前對已有技術的巨大改進，并且證明了柵極溝槽對已有技術的器件性能有害假說的正確性。
本發明的器件所得的結果是很有希望的，它表明本發明有潛力提供高速、低功耗的器件。器件特性的模擬-即計算-是用發表的或測量的InSb材料參數使用Silvaco International的ATLAS來完成，ATLAS是一種二維漂移-擴散器件模擬器。模擬的結果對實驗的p+p+πn+二極管和已有技術的MISFET作了檢驗，發現漏電流、跨導和fT都符合得很好。對于與圖3所示相似但柵長為1μm和0.25μm的注入增強型MISFET結構的模擬結果示于下面的表2中，它提供了理論上可達到的最大gm、fT和fmax。對0.25μm柵長所得的值是假定柵絕緣氧化物層的厚度與柵長有相同的系數。
表2本發明增強型MISFET的模擬參數
這些最大跨導值與由美國專利5，382，814號引用的已有技術的器件的25 mS mm-1相比有了顯著的改進。
不需要晶格匹配。帶隙較小者應有足夠窄的帶隙以使材料在FET的工作溫度下足以表現出本征電導為主(目前不可能用Si)；這意味著器件在295K的環境溫度下工作時這個區域的帶隙等于或小于0.5eV，但在工作溫度升高時也可使用較大帶隙的材料。
可用于制作本發明FET的材料有PbSe/PbS、In1-yAlySb/In1-xAlxSb、InAs/InAs1-xPx、InAs1-xSbx/In1-yAlySb、InAs1-yPy、GaAs/Ga1-xAlxAs、In1-xGaxSb/In1-yAlySb和Hg1-xCdxTe/Hg1-yCdyTe。組分參數x或x和y的值必須適當地選擇。由InSb/In1-xAlxSb構成的MISFET是這些材料中的第一個特例，亦即參數y等于零。
現在參見圖10，圖中200一般地代表本發明的耗盡型MISFET。它是在輕摻雜p型InSb襯底(未示出)上依次生長五層202、204、206、208和210而成的，各層的厚度和組分如下第一層(基底層)202p+InSb 2μm厚，摻Be濃度3×1018cm-3；第二層(勢壘層)204p+In0.85Al0.15Sb 20nm厚，摻Be濃度3×1018cm-3；第三層(本征層)206πInSb 0.5μm厚，摻Be濃度1×1015cm-3；第四層(溝道層)208p InSb 20nm厚，摻Si濃度3×1017cm-3；第五層(柵極絕緣層)210SiO270nm厚。
還可選擇在MISFET 200的本征層206中包含p型埋層211(由雙虛線所示)以改善鄰近柵極絕緣層處的載流子限制。MISFET 200具有n+源區212和漏區214，每個厚約0.2μm，摻Si濃度3×1018cm-3，并對溝道層208形成抽取接觸。這兩個區域通過溝道層208對本征層206提供載流子抽取。MISFET 200具有源極、柵極和漏極接觸216，218和220，由相繼沉積Cr和Au層而成(未示出)。除了上面所示外，MISFET 200的尺寸與前面所述的增強型器件相似。其臺面長12μm，臺面(和柵)寬50μm，柵極接觸標稱長0.7μm。層202至208由分子束外延(MBE)來生長。源區212和漏區214用MBE生長在溝道層208上，后者的中間區域加以掩蔽以免在其上生長。去掉掩蔽，淀積柵極絕緣層210和電極218。在源區212和漏區214之間的柵極凹陷222處，柵極絕緣層210和柵極接觸218置于溝道層208上。此凹陷的深度可大于或小于柵電極218的高度。值得注意的是，柵極凹陷不是像以前的工藝那樣腐蝕出的溝槽，而是由向上生長形成的。因此形成的凹陷222不會產生因溝槽腐蝕過深而影響溝道形狀的問題。
第五層210是在30nm的陽極氧化物上濺射40nm的SiO2而成的。柵極接觸218擴展到源區212和漏區214間那部分溝道層的大部分；擴展的程度不是很苛刻的，因為只要求對現有溝道的調制/耗盡，而不像增強型器件那樣要求在源區和漏區之間建立完整的溝道。
MISFET 200用溝道層208一個提供可訪問的電子源；它在源區212和漏區214間提供了導電通道，柵極電位可使其載流子耗盡。這個通道可以完全在溝道層208或本征層206中，也可以部分在溝道層、部分在本征層中。MISFET 200的閾值電壓取決于溝道層208單位面積的摻雜，即層厚與每單位體積的摻雜的乘積。溝道層208在沒有柵壓時實質上是沿源極-漏極電壓產生的電場方向延伸的。這一層沒有形成任何不可接受程度的U形；即其任何凹或凸都小于50nm。
對于耗盡型MISFET 200得到了模擬的-即理論的-性能值，假定其柵絕緣氧化物厚度與器件100相同。這些數值列于下面的表3中表3本發明耗盡型MISFET的模擬性能參數
現在參見圖11，圖中示出了各種器件工藝的電流截止頻率fT(GHz)作為柵長(μm)的函數，實際的或模擬的理想的InSb(只由柵長和栽流子速度計算的)；模擬的InSb增強型和耗盡型MISFET；InSb增強型MISFET 100；InP和GaAs基HEMT和硅NMOS。
可以看到，表2 MISFET 100的fT結果僅稍低于圖11中的理想趨勢線，并稍有拖尾，這是由于在增強型器件如MISFET 100中見到的重疊電容受飽和效應的影響，且前者被歸之于具有較低的輸入電容。
MISFET 200可有不同的溝道形式。20nm厚的溝道層208可代之以摻Si濃度為2×1018cm-3的3nm厚的InSb溝道層，并由摻雜濃度為1×1015cm-3的20nm厚的πInSb層與柵極氧化層210隔開。這相當于減小了溝道層厚度并埋入本征π層206中，估計工作速度會增長30％。在這種情況下源區212和漏區214對本征層206形成抽取接觸。
現在參見圖12，這里示出的是基底電流/電壓IBVBS特性250，它是因排出和抽取而抑制了載流子濃度的這類MISFET理論上可實現的特性。這里的基底電流是在基底層與源區之間流動的電流。這個電流不是為了在MISFET的源極、柵極和漏極彼此間施加偏置，而是為了減小器件本征區的載流子濃度和泄漏電流。特性曲線250相當于器件的Shockley/Read陷阱濃度低于目前可達到者。這個器件是反偏工作的p+p+πn+二極管結構，即其基底層對源區是負偏置的。在這樣的偏置下，在本征層中發生載流子的排出和抽取，電子(少子)被作為抽取接觸的πn+結從該區除去。
在252點，IBVBs特性250的斜率為零，表明微分阻抗為無限大。在這點，柵極閾值電壓隨基底偏壓VBS的變化-稱作“背柵”-被減至最小，因此這是基底偏置的最佳工作點。
上述的模擬結果由漂移-擴散模擬并忽略彈道效應而得到，它們在柵長為0.5μm時預期會是明顯的。這個效應將會增大平均飽和速度，因而增大gm和fT，使性能有較大的改善潛力。
本發明的晶體管有可能用于高速模擬器件。如果在半絕緣襯底或虛擬(virtual)襯底上生長，可用于微波集成電路。由于InSb器件工作在低電壓下，低于0.5V，因此它的低功耗特性在手持應用中是極其有用的，因為延長了電池壽命。再者，它具有高電子速度可達到較高的終極頻率，或是換一種說法，在較大的柵長下能提供所需的工作速度因而使之更強勁。本發明的晶體管也可用作數字器件，特別是復雜程度較低的電路。這類晶體管由于有很低的Pτ積對于高速低功耗應用是很有吸引力的，其中P是開關工作的能耗，τ是開關時間。
本發明的晶體管是快速的，低功耗的，它利用了InSb/In1-xAlxSb的高電子遷移率和高的飽和速度。這些FET表現出高速、低功耗性能，并證明了其關態漏電流由于加入了載流子排出和抽取技術而比通常的InSb/In1-xAlxSb低得多。本發明柵長為0.7μm的MISFET具有迄今報導的這種柵長的最高fT值，預期在速度和關態漏電流方面還會得到進一步的改善。
權利要求
1．一種場效應晶體管(FET)，包括在其工作溫度下未加偏置時具有本征導電的區域(106)和用于抑制本征區(106)中本征對載流子濃度的貢獻的偏置裝置，特征在于所述FET(100)還包括用于限定在源區(110)和漏區(112)間延伸的溝道的裝置，使溝道不直的程度不超過50nm以適于得到高的電流增益截止頻率值。
2．按照權利要求1的FET，特征在于溝道不直的程度不超過5nm。
3．按照權利要求1或2的FET，特征在于它是增強型MISFET(100)。
4．按照權利要求1、2或3的FET，特征在于它的源區和漏區(110，112)為n型重摻雜的。
5．按照前面任一權利要求的FET，特征在于所述本征區(106)為p型，并與源區和漏區(110，112)形成抽取接觸。
6．按照前面任一權利要求的FET，特征在于所述本征區(106)與勢壘區(104)有一界面，后者與基底區(102)也有一界面，其中本征區、勢壘區和基底區(106、104、102)都有同樣的導電類型，勢壘區(104)的帶隙寬于本征區(106)和基底區(102)并對本征區(106)提供排出接觸。
7．按照權利要求6的FET，特征在于包含有柵極接觸(116)，它與本征區(106)絕緣，且至少在源區(110)和漏區(112)之間的那部分本征區(106)上延伸，從而在工作時確定源和漏間的增強型溝道。
8．按照權利要求6和7的FET，特征在于a)基底區(102)為p+InSb，受主濃度至少為5×1017cm-3；b)勢壘區(104)為P+In1-xAlxSb，x值的范圍為0.05至0.25，受主濃度至少為5×1017cm-3；c)本征區(106)為πInSb，受主濃度小于5×1017cm-3，最好在1×1015cm-3至5×1016cm-3的范圍；d)源區(110)和漏區(112)為n+InSb，摻雜濃度至少為5×1017cm-3。
9．按照權利要求5、6、7或8的FET，特征在于基底區、勢壘區和本征區(102、104、106)成層狀結構依次排列，本征區(106)有一基本平坦的表面部分來支撐柵極絕緣層(108)和柵極接觸(116)。
10．按照權利要求1或2的FET，特征在于它為耗盡型MISFET(200)，具有相關的溝道區(208)。
11．按照權利要求10的FET，特征在于包括源區(212)和漏區(214)，它們是在本征區(206)或溝道區(208)上向外生長的重摻雜層，向外生長在其間確定了容納柵極接觸(218)的柵極凹陷(222)。
12．按照權利要求10或11的FET，特征在于所述本征區(206)為p型，其本身或溝道區(208)與源區(212)和漏區(214)形成抽取接觸。
13．按照權利要求10、11或12的FET，特征在于所述本征區(206)與勢壘區(204)有一界面，勢壘區本身與基底區(202)也有一界面，此處的本征區、勢壘區和基底區(206、204、202)都有同樣的導電類型，勢壘區(204)的帶隙寬于本征區(206)和基底區(202)并對本征區(206)提供排出接觸。
14．按照權利要求13的FET，特征在于a)基底區(102)為p+InSb，受主濃度至少為5×1017cm-3；b)勢壘區(104)為p+In1-xAlxSb，x值的范圍為0.05至0.25，受主濃度至少為5×1017cm-3；c)本征區(106)為πInSb，受主濃度小于5×1017cm-3，最好在1×1015cm-3至5×1016cm-3的范圍；d)源區(110)和漏區(112)為n+InSb，施主濃度至少為5×1017cm-3。
15．按照權利要求13或14的FET，特征在于所述本征區(206)支撐著溝道區(208)，基底區、勢壘區、本征區和溝道區(202、204、206、208)成層狀結構依次排列，源區和漏區(212、214)生長在溝道區(208)上，而溝道區(208)具有基本平坦的表面部分支撐著柵極絕緣層(210)和柵極接觸(218)。
16．按照權利要求15的FET，特征在于源區和漏區(212、214)之間確定了柵極凹陷(222)，溝道區(208)具有在凹陷(222)底部的表面部分支撐著柵極絕緣層(210)和柵極接觸(218)。
17．按照權利要求10、11或12的FET，特征在于所述溝道區位于本征區的兩個部分之間，后者與源區和漏區(212、214)結合形成抽取接觸。
18．按照權利要求17的FET，特征在于所述基底區、勢壘區和本征區(202、204、206)成層狀結構依次排列，本征區(206)含有溝道區(208)，源區和漏區(212、214)支撐在本征區(206)上并確定了其間的柵極凹陷(222)，且本征區(206)具有在柵極凹陷(222)底部的表面部分支撐著柵極絕緣層(210)和柵極接觸(218)。
19．按照前面的任一權利要求的FET，特征在于所述用于抑制本征區(106、206)中本征對載流子濃度的貢獻的偏置裝置設置為將FET(100、200)偏置在無限微分阻抗點，這時柵極閾值電壓隨襯底偏壓的變化最小。
20．一種制作FET的方法，所述FET包括用于抑制本征區(106)中本征對載流子濃度的貢獻的偏置裝置，特征在于所述方法包括確定在源區(110)和漏區(112)之間延伸的溝道，使得產生的溝道不直的程度不超過50nm，以適于得到高的電流增益截止頻率值。
21．按照權利要求20的制作FET的方法，特征在于溝道不直的程度不超過5nm。
全文摘要
一種場效應晶體管(FET)用基底層偏置來抑制本征對導電的貢獻和減小泄漏電流。它包含相鄰的四層(102至108):p
文檔編號H01L29/205GK1284204SQ9881338
公開日2001年2月14日 申請日期1998年6月10日 優先權日1997年11月28日
發明者T·阿斯利, A·B·迪安, C·T·埃利奧特, T·J·菲利普斯 申請人:英國國防部