半導體集成電路的制作方法

專利名稱：半導體集成電路的制作方法
技術領域：
本發明涉及一種半導體IC裝置，特別涉及一種工作速度快功耗低的半導體IC裝置。
本申請是于1997年11月21日申請的美國專利申請PCT／JP97／04253的一部分的繼續。這里引用并結合該在先的美國專利申請的內容。
CMOS集成電路(IC)現已廣泛應用于形成例如微處理器等半導體IC裝置。CMOS IC消耗電功率的方式有兩種，一是動態功耗，一是靜態功耗。動態功耗是開關時的充放電引起的，靜態功耗是亞閾值漏電流引起的。動態功耗消耗正比于電源電壓VDD平方的大電流，所以電源電壓應降低，以有效地節約目標CMOS IC的功耗。近年來，電源電壓已變得來越低，以適應這種目的。
另一方面，現在能買到的某些節能微處理器具有功率控制特征，并且其處理器具有多種工作模式，以便供給有源單元的時鐘根據所設定的工作模式在其備用時間停止。
由于時鐘信號源這樣停止，所以可以盡可能減少這種有源單元中的不必要動態功耗。然而，無法減少亞閾值漏電流引起的靜態功耗，此時該功耗仍保持在同一水平。
在低電源電壓下，CMOS電路的工作速度會下降。因此，為了防止CMOS電路的這種速度下降，MOS晶體管的閾值電壓必須隨電源電壓的降低而降低。然而，如果閾值電壓降低，亞閾值漏電路會顯著增大。并且，由于電源電壓變低，亞閾值漏電流造成的靜態功耗前所未有地更顯著增大。這就是為什么目前急需實現能夠滿足快速工作和低功耗要求的例如微處理器等半導體IC裝置的原因。
為了解決上述問題，例如，日本專利申請未審查公開公報平6-54396提出了一種通過設定可變襯底偏置控制MOS晶體管的閾值電壓的方法。
在需要目標CMOS電路快速工作的激活態，對于PMOS(P溝道MOS晶體管)來說，襯底偏置設定為電源電位，對于NMOS(N溝道MOS晶體管)來說，襯底偏置設定為地電位。另一方面，在不需要CMOS電路快速工作的備用態，襯底偏置設定為高于PMOS的電源電壓而低于NMOS的電源電壓的電位(此后，該工作一般稱作“在襯底上加偏置電壓”)。
由于在備用態這樣設定襯底偏置電壓，所以可以提高構成目標CMOS電路的MOS晶體管的閾值電平，因而可以減小由亞閾值漏電流造成的靜態功耗。
為了使能滿足快速工作和低功耗要求的微處理器等半導體IC裝置成為現實，必須如上所述控制每個CMOS電路的襯底偏置，以便在激活半導體IC裝置時，降低MOS晶體管的閾值電壓，在半導體IC裝置備用時，升高閾值電壓，從而減小亞閾值漏電流。
然而，檢測的結果是，本發明人發現在控制實際半導體IC裝置的襯底偏置時，仍有以下問題未解決。
(1)襯底偏置控制電路必須象以往一樣容易測試。
(2)必須通過控制襯底偏置防止CMOS電路發生故障。
(3)必須通過控制襯底偏置減小電路面積的增大。
(4)在襯底偏置變換時，必須防止半導體IC裝置發生故障。
為了解決以上問題，本發明人主要提出了以下措施。
為使測試襯底偏置控制電路變容易，使負電壓發生電路的輸出與一個焊盤連接。換言之，如果象其輸出信號一樣達到預置電壓電平，那么必須檢測負電壓發生電路。為了該檢測，負電壓發生電壓應配有像其一樣的信號輸出端子。
為了降低襯底阻抗，要在用于控制襯底偏置的主電路中提供多個襯底MOS晶體管。在半導體IC裝置被激活時，襯底驅動MOS晶體管用于驅動襯底偏置。這是由于在IC被激活時，必須降低阻抗以固定襯底電位，抑制晶體管閾值電平偏差，從而保證主電路中的各電路工作。
激活態下的半導體IC裝置的驅動功率比備用態下的要高。所以，驅動功率較好是5倍。更好是備用態下的10倍。
一般說，在襯底偏置變換時，每個電路變得不穩定。為避免該問題，要將用于控制襯底驅動MOS晶體管的柵壓的柵控制信號布線成連接到襯底驅動MOS晶體管后，控制信號返回到襯底偏置控制電路，返回信號的電位由襯底偏置控制電路用于探測主電路襯底偏置是否穩定。
半導體IC裝置配有加電復位電路。加電復位電路探測主電路是否加電。主電路加電后，半導體IC裝置保持激活態，以便在某個固定時間，每個襯底驅動MOS晶體管淺(shallowly)驅動襯底偏置。
在半導體IC裝置從備用態變到激活態時，襯底偏置控制電器控制柵控制信號的輸出阻抗，以便在半導體IC裝置完全進入激活態后，其變得比要設定的阻抗大。
半導體IC裝置還具有負電壓發生電路。在備用態時，襯底偏置控制電路控制負電壓發生電路的輸出阻抗，以使其小于激活態時的輸出阻抗。
主電路包括多個單元。這些單元包括通過第一金屬級加電的電源網絡。由與第一金屬級正交的第二布線層形成另一電源網絡。而且，開關單元設置在由第一和第二布線層形成的電源網絡的每個交點處。第一和第二布線層的電源網絡在開關單元中彼此連接。上述的襯底驅動MOS晶體管設于這些開關單元的每一個中。
構成一個上述單元的MOS晶體管的襯底偏置源線由第一金屬級形成，并與由第一金屬級形成的電源網絡平行，并通過第二布線層與由第二布線層形成的電源網絡平行。以與這些電源網絡相同的方式，由第一金屬級形成的襯底偏置電源線在每個開關單元中與由第二布線層形成的襯底偏置線連接，從而控制每個襯底驅動MOS晶體管的柵壓的柵控制信號由開關單元上的第二布線層提供，并與由第二布線層形成的電源網絡平行。那么柵控信號連接到上述開關單元中襯底驅動MOS晶體管的柵端。
更具體說，本發明的半導體IC裝置包括至少由一個晶體管構成的主電路；用于控制加于每個晶體管襯底上的電壓的襯底偏置控制電路；用于在至少兩個狀態即激活態和備用態間轉換的備用態控制電路。在激活態時，控制襯底偏置電路，增大在主電路中流動的亞閾值漏電流。在備用態，控制偏置控制電路，減小亞閾值漏電流。半導體IC裝置還具有引入襯底偏置控制電路中的負電壓發生電路，及用于輸出由負電壓發生電路產生的負電壓到外部的端子。
此時，半導體IC裝置帶有具有輸出焊盤的半導體芯片和將半導體芯片引入其中并具有外部管腳的外殼，其中一個輸出焊盤用作不與任何一個外部管腳連接的端子。
在另一實施例中，半導體IC裝置具有由至少一個MOS晶體管構成的主電路，用于控制加于該MOS晶體管的襯底上的電壓的襯底偏置控制電路，用于在至少激活和備用兩種狀態間轉換半導體IC裝置的備用態控制電路。激活態允許很大的亞閾值漏電流在主電路中流動，備用態允許較小的亞閾值漏電流在主電路中流動。于是，半導體IC裝置在激活態時淺控制襯底偏置，并在備用態時深控制襯底偏置，從而在激活態淺驅動襯底偏置的功率變為在備用態深驅動襯底偏置的功率的10倍以上。
在深控制襯底偏置時，較好應避免使其襯底加了偏置電壓的晶體管構成的主電路工作。在偏壓加于晶體管的襯底時，襯底阻抗高。如果MOS晶體管被激活，因此，襯底電位容易改變。因此，在這種情況下，MOS晶體管會發生故障。
該實施例中，至少兩個MOS晶體管用于在激活態淺驅動襯底偏置。這些MOS晶體管設置為彼此間隔20微米以上。每個襯底驅動MOS晶體管的柵電位受襯底偏置控制電路的控制。
用于控制襯底驅動MOS晶體管的柵壓的柵控信號在連接到每個襯底驅動MOS晶體管的柵后，返回到襯底偏置控制電路。此后，根據返回信號的電位，襯底偏置控制電路可以探測加于主電路的襯底偏置是否穩定。
襯底驅動MOS晶體管的閾值電壓較好應設定為大于構成主電路的MOS晶體管的閾值電平。如果半導體IC裝置具有用于連接外部的I／O電路，至少一個構成I／O電路的MOS晶體管較好應敷有厚于構成主電路的MOS晶體管的氧化膜的氧化膜。所以，在加高壓的部分，耐壓較好應設定得較高。
半導體IC裝置還具有用于探測主電路是否加電的加電復位電路。主電路加電后，激活態保持固定時間。在激活態時，每個襯底MOS晶體管淺驅動襯底偏置。
在本發明的另一實施例中，半導體IC裝置具有兩個電源電壓，第一電源電壓(VDDQ)和第二電源電壓(VDD)。第一電源電壓的絕對值大于為2V以下的第二電源電壓的絕對值。第二電源電壓(VDD)提供給主電路(LOG)，第一電源電壓(VDDQ)提供給襯底偏置控制電路(VBC)和備用態控制電路(VBCC)。第一電源電壓先于第二電源電壓施加。襯底偏置控制電路加了第二電源電壓后，襯底偏置控制電路進行控制，以保持主電路在激活態固定時間。
另外，如果處于狀態從備用態變到激活態過程的襯底驅動MOS晶體管的柵控制信號的輸出阻抗設定為大于狀態已設定在激活態后的輸出阻抗，則可以調節從備用態變到激活態的速度，從而將改變過程中的浪涌電流抑制得較低。
另外，如果處于狀態從備用態到激活態改變的過程中的襯底驅動MOS晶體管的柵控信號的輸出阻抗設定為高于狀態已設定為激活態后的輸出阻抗，則可以調節從備用態變到激活態的速度，以便將改變過程中的浪涌電流抑制得較低。還可以利用返回信號探測主電路是否已設定在激活態。
還可以將柵控信號的幅度設定為大于襯底驅動晶體管的柵擊穿電壓。
另外，半導體IC裝置具有負電壓發生電路，以便襯底偏置控制電路可以將備用態時負電壓發生電路的輸出阻抗控制為低于激活態的輸出阻抗。
本發明的另一實施例是根據權利要求13的半導體IC裝置，其中負電壓發生電路具有第一和第二充電泵電路，以便襯底偏置控制電路在備用態使用第一充電泵電路，在激活態使用第二充電泵電路，從而分別產生負電壓。此外，第一充電泵的抽運電容設定為小于第二充電泵電路的抽運電容。
半導體IC裝置還可以構成為使負電壓發生電路可以產生除第一和第二電源電壓外的第三電源電壓，以便第一電源電壓大于第二電源電壓，為2V以下，給主電路提供第二電源電壓，而給襯底偏置控制電路和備用控制電路提供至少第一電源電壓，襯底偏置控制電路控制PMOS晶體管的襯底偏置，從而在備用態時調節到第二電源電壓電位，控制NMOS晶體管的襯底偏置，從而調節到第三電源電壓電位，由此滿足(第三電源電壓)=(第一電源電壓)-(第二電源電壓)。
另外，負電壓發生電路至少具有一個充電泵電路，一個比較器，用于產生為第二電源電壓電位一半的電位的第一基準電壓電路，用于產生介于第一和第三電源電壓間中間電位的第二基準電壓電路。比較器比較第一基準電壓電路的電壓輸出與第二基準電壓發生電路的電壓輸出，從而控制至少一個充電泵，以便穩定第三電源電壓。
第一和第二基準電壓發生電路分別由相同類型導電的MOS晶體管串聯的串聯電路構成，在每個導電MOS晶體管中，襯底端子接源端，柵端接漏端。每個第一和第二基準電壓發生電路可以選擇為使多個MOS晶體管在飽和區工作。還可以構成為具有Schmitt特性。
主電路由多個單元構成。用于這些單元的電源網絡由第一金屬級加電。另一電源網絡由這些第一金屬級上的第二布線層形成，以便與這些第一金屬級正交。而且，由第一和第二布線層形成的電源網絡的每個交點處都設有一個開關單元，以便由第一和第二布線層形成的兩電源網絡在該開關單元中彼此連接。此外。這些開關單元的每個中都設有一個襯底驅動MOS晶體管。
開關單元還可以構成為在電源和地之間設置一個去耦電容器。
此外，在由第二布線層形成和電源網絡上，設置有由第四布線層形成的電源網絡，該網絡與由第二布線層形成的電源網絡平行。由第二和第四布層形成的電源網絡在那些開關單元之外彼此連接。
還有另一個由第五布線層形成和電源網絡。該電源網絡與由第四布線層形成的電源網絡在開關單元中彼此連接。由第四和第五布線層形成的電源網比由第一和第二布線層形成的電源網絡粗。而且，第四和第五布線層可以比第一和第二布線層中任一層厚。
分別構成單元的MOS晶體管的襯底偏置電源線可由第一金屬級形成為與由第一金屬級形成的電源網絡平行，并與由第二布層形成的電源網絡平行。就象上述電源網絡一樣，由第一金屬級形成的襯底偏置電源線可以與由第二布線層形成的襯底偏置電源線在開關單元中彼此連接。
用于控制每個襯底驅動MOS晶體管的柵電壓的柵控信號可以由在開關單元上形成的第二布線層提供，它們設置成與由第二布線層形成的電源網絡平行，并在開關單元中與每個襯底驅動MOS晶體管的柵端連接。
由第二布線層布設于開關單元上的襯底偏置電源線和柵控制設置于由第二布線層布設于開關單元上的訓電源網絡之間。
本發明的半導體IC裝置還具有數據通道電路。數據通道電路的數據流方向可以與由用于多個單元的第一金屬級布設的電源網絡平行。
襯底偏置可以設定為，在選擇本發明的半導體IC裝置時，升高至少一個MOS晶體管的閾值電平。
在本發明的另一實施例中，由第一和第二抽運電容器、第一和第二(兩個)P溝道晶體管、第一和第二(兩個)N溝道晶體管及振蕩電路構成的充電泵電路中，第一抽運電容器、第一P溝道晶體管和第一N溝道晶體管用于在振蕩電路的輸出是‘H’時，抽運第一抽運電容器的電荷，第二抽運電容器、第二P溝道晶體管和第二N溝道晶體管用于在振蕩電路的輸出是‘L’時，抽運第二抽運電容器的電荷。
在本發明的再一實施例中，半導體IC裝置具有包括分別構成于半導體襯底上的各晶體管的主電路(LOG)和用于控制將加于每個襯底上的電壓的襯底偏置控制電路(VBC)。主電路具有用于控制將加于每個襯底上的電壓的開關晶體管(MN1和MP1)，并通過每個開關晶體管的柵，接收來自襯底偏置控制電路的控制信號輸出。控制信號可以構成返回到襯底偏置控制電路。
每個開關晶體管都設置在矩形開關單元中，其它每個晶體管都設置在矩形標準單元中。開關單元和標準單元較好是就布局而言并排設置。
用于驅動主電路中的晶體管(MN1和MP1)的電源(VSS和VDD)及由襯底偏置控制電路提供的襯底偏置電源(vbp和vbn)較好布設為與開關單元和標準單元在設置這些單元的方向垂直交叉。
就晶體管電阻而言，開關晶體管的閾值電平較好是高于其它晶體管的閾值電平。
就布局而言，開關晶體管(MN1和MP1)較好是插在用于主電路的晶體管的驅動電源(VSS和VDD)和由襯底偏置控制電路提供的襯底偏置的電源(vbp和vbn)之間。
每個晶體管的源和漏都可以接驅動電源(VSS和VDD)，晶體管襯底電位可以接襯底偏置電源(vbp和vbn)。
控制信號輸出后，襯底偏置控制電路可以探測控制信號(vbp和vbn)是否已通過主電路作為控制信號(vbpr和vbnr)返回，是否到達預定電壓。然后，襯底偏置控制電路可以產生探測信號(vbbenbr)，由此使主電路的工作穩定。


圖1是本發明半導體IC裝置的框圖。
圖2是主電路的詳細電路圖。
圖3是I／O電路的電路圖。
圖4是設于襯底偏置控制電路中的每個電路的框圖。
圖5是襯底偏置控制電路的工作波形。
圖6是本另一實施例中襯底偏置控制電路的工作波形。
圖7是VBC80的電路圖。
圖8是VBC30的電路圖。
圖9是VBC30的工作波形。
圖10是VBC85的電路圖。
圖11是VBC85的工作波形。
圖12是設于VSUBGEN中的每個電路的框圖。
圖13是充電泵的電路圖。
圖14是充電泵的另一電路圖。
圖15是VSUBSEN的電路圖。
圖16展示了本發明的開關單元是如何設置的。
圖17是標準單元的布局圖。
圖18是圖17所示標準單元的剖面圖。
圖19是開關單元的布局圖。
圖20是圖19所示開關單元的剖面圖。
圖21是電源的布線圖及vbp、vbn、cbp和cbn的布線圖。
圖22是電源加強線的布線圖。
圖23是各阱的框圖。
圖24展示了開關單元是如何設于存儲電路中的。
圖25是一個阱的剖面圖。
圖26是深N阱的布局圖。
圖27是深N阱和保護帶的布局圖。
圖28是圖27的剖面圖。
圖29展示了cbpr、cbnr和VBCR是如何設置的。
圖1示出了半導體IC裝置100的框圖，該單元采用了本發明的襯底偏置控制電路。VBC是襯底偏置控制電路。LOG是其襯底偏置受控的主電路。LOG由邏輯電路和存儲電路構成。VBCC是用于控制襯底偏置控制電路的備用控制電路。I／O是用于半導體IC裝置100和外部接口的I／O電路。這里省略了不專用于襯底控制的各電路塊間的布線。109a和109b是襯底驅動電路。
半導體IC裝置具有表示為VDDQ、VDD和VWELL的三類電源。VSS和VSSQ是用于VDD和VDDQ的地電位。VDDQ和VSSQ是用于I／O電路的電源。VDD和VSS是用于主電路的電源。VWELL是用于襯底偏置控制電路VBC的電源。
如圖1所示，VDD和VSS也供應到襯底偏置控制電路VBC。襯底偏置控制電路VBC中引入了負電壓發生電路，用于產生與VDDQ相反極性的負電壓VSUB、該實施例中，假設這些電源電壓的電平為VDDQ=VWELL=3．3V，VDD=1．8V，VSUB=-1．5V。
101、102、103和104是半導體IC裝置的焊盤。分別從VWELL給焊盤102提供3．3V，從VDD給焊盤103提供1．8V，從VSS(地)給焊盤104提供0V。101是VSUB焊盤，但用于輸出由襯底偏置控制電路內產生的負電壓。可以監測焊盤101的電壓，以便在半導體IC裝置100的晶片測試時，探測設于襯底偏置控制電路VBC中的負電壓發生電路的錯誤。一般說，焊盤102-104鍵合到半導體IC裝置100的外部管腳上，但焊盤101不鍵合到任何管腳上。利用該測試法，可以節約外部管腳數。
vbbenb是用于啟動襯底偏置控制的信號，vbbenbr是表示襯底偏置正受控的信號。另一方面，reset是與半導體IC裝置的RESET信號連接的RESET信號。vbp是PMOS襯底偏置線，vbn是NMOS襯底偏置線，cbp是PMOS襯底控制線，cbn是NMOS襯底控制線，cbpr是PMOS襯底控制恢復線，cbnr是NMOS襯底控制恢復線。襯底控制恢復線cbpr和cbnr用于cbp和cbn信號通過主電路后恢復的信號。恢復線cbpr和cbnr使用相同的網絡。換言之，延遲后，兩驅動電壓cbp和cbn表現為cbpr和cbnr。(見以下的圖2)。襯底驅動電路109a和109b的每一個分別連接cbp、vbp、cbn和vbn。
圖2示出了6根襯底偏置控制線(vbp-cbnr)是如何連接于主電路LOG中的。VBCR是恢復單元。該VBCR中，PMOS襯底偏置控制線cbp連接到PMOS襯底控制恢復線cbpr，NMOS襯底偏置控制線cbpn連接到NMOS襯底控制恢復線cbnr。
ncell是標準單元。該實施例中，每個ncell表示為由PMOS MP2和NMOS MN2構成的CMOS反相器，以簡化介紹。自然，每個ncell可以像由獨立于其它部件的NAND門、鎖存器等構成的單元那樣結構上更復雜。每個MOS晶體管的襯底電位分別連接到PMOS的vbp和NMOS的vbn。這些MOS晶體管構成分別如圖2所示的ncell。
swcell是由襯底驅動電路構成的開關單元(等效于圖1所示的109a和109b)，各襯底驅動電路分別由PMOS MP1和NMOS MN1及去耦電容器CP1和CP2構成。在MP1中，柵接cbp，漏接VBP，源接VDD。因而，在cbp電壓比VDD-Vthp(VthpMP1閾值電壓的絕對值)低時，MP1被激活，vbp被驅動到VDD電位(1．8V)。
另一方面，MN1的柵、漏和源分別接cbn、VBN和VSS(0V)。因而，在cbn電壓高于Vthn(VthnMN1閾值電壓的絕對值)時，MN1被激活，vbn被驅動到VSS電位(0V)。
一般說，設置一個以上ncell。swcell也是。ncell的數量可以增加，從而在主電路LOG中集成復雜電路。swcell的數量也可以增加，以便在MP1和MN1被激活時，分別將它們驅動到低阻抗，vbp和vbn可以被驅動到VDD和VSS。
除引入開關單元swcell的去耦電容器外，獨立于上述的電容器，還在空間單元引入另一去耦電容器。例如，在標準單元將要并排設置時，空間單元是插到用于布線區的空間中的單元。如果去耦電容器引入這樣的空間單元，整個芯片上的去耦電容器的總電容增大，因而很明顯地減小了電源噪聲。由于空間單元本來是僅設在布線層的自由空間，所以甚至在電容器插入其中時，該空間也不會增大。
swcell中的MP1和MN1必須設定為使閾值電壓高于ncell的MOS晶體管。理由如下盡管ncell中的MOS晶體管襯底電位(接vbp或vbn)與源電位無關，但swcell中的MP1和MN1的襯底電位總是與漏電位相同，因而希望沒有襯底偏置效應。這樣，亞閾值漏電流在半導體IC裝置中流動。
例如，如果假設對于NMOS晶體管MN1和MN2來說，分別設定vbp=3．3V，vbn=-1．5V，VDD=1．8V，VSS=0V，那么，ncell中的MN2的源電位S、漏電位D和襯底電位B變為S=0．0V，D=1．8V，B=-1．5V。因而，由于襯底偏置效應，MN2的閾值電壓升高，所以亞閾值漏電流減小。相反，swcell中的MN1的源電位S、漏電位D和襯底電位B變為S=0．0V，D=-1．5V，B=-1．5V。因而，襯底偏置效應不產生改變閾值電壓的作用。于是大亞閾值漏電流在MN1中的VSS和vbn間流動。
有一些將swcell中的MP1和MN1的閾值電壓電平設定得高于ncell中的MOS晶體管的閾值電壓電平的方法。例如，改變柵下的雜質濃度、柵長(L)或柵氧化膜厚度。對這些方法沒有什么限制，但假定該實施例中改變柵長度L和柵氧化膜厚度，以得到高閾值電壓的MP1和MN1。用這些方法中的任一個，可以用高壓MOS晶體管作為到／從微處理器的外部的輸入／輸出電路(此后稱作I／O電路)。
圖3示出了I／O電路的實施例。圖3中，只示出了I／O電路的一小部分。I／O電路通過輸入／輸出端子PAD向和從芯片輸入和輸出信號。如果SEL是“L”，則PAD用作輸入端子。如果SEL是“H”則PAD用作輸出端子。LC1是用于將VDD幅度信號轉換為VDDQ幅度信號的電平轉換電路。VDDQ幅度大于VDD幅度。因而，厚氧化膜晶體管設于電平轉換單元LC1和輸入／輸出端子PAD之間。厚氧化膜晶體管由VDDQ驅動。該例中，SEL設為“L”，從而利用PMOS上拉晶體管上拉PULL。只有在PULL必須上拉時才這樣做。PMOS也是厚氧化膜晶體管。
在輸入側，利用由110P和110N構成的反相器，將從外部進入的VDDQ幅度信號轉換為VDD幅度信號。因而，這兩個晶體管處理其電平仍不變的信號。所以，它們必須是厚氧化膜晶體管。
電阻器111R、二極管111D1和111D2及晶體管111是輸入保護電路。二極管111D1、111D2可以是MOS晶體管。這些輸入保護電路中的每一個的晶體管都是厚氧化膜晶體管。
由于這些晶體管不需要那么快的開關速度，處理高于VDD的電壓，所以，對于上述厚氧化膜晶體管來說，可以設定較高的閾值電壓電平。閾值電壓電平可以設定為高于用于ncell的各晶體管的閾值電壓電平。因而，在這種厚氧化膜晶體管截止時，可以抑制亞閾值電流降低。這種厚氧化膜晶體管可分別用作構成圖2所示的開關swcell的MP1和MN1。對于MP1和MN1來說，不需要附加的復雜工藝。
圖4示出了襯底偏置控制電路VBC的內部結構。該控制電路包括4個電路塊。VBC 80接電源VDD和VSS，VBC 30接電源VWELL和VSS，VBC 85接電源VDD，VSUB和VSUBGEN接電源VWELL、VDD和VSS。
因而，電源電壓多數加于VBC 30、VBC 85、和VSUBGEN中的電路上。然而，如果滿足VDDQ=VWELL，則提供給I／O電路的電源是VDDQ和VSSQ，它們的總數變為3．3V。因而，I／O電路和襯底偏置控制電路可以共享它們的器件。
另一方面，VBC 80加1．8V電源。因而，從VBC 80到VBC 30和VBC 85的信號線分別采用雙軌信號(由正邏輯信號和負邏輯信號配對的平衡信號)。VBC 30和VBC 85中的每個信號電平都改變(將1．8V的幅度信號轉換為3．3V的幅度信號)。
VBC 80是用于從襯底偏置控制電路的外部及VBC 30和／或VBC85進入的信號cbpr、cbnr、vbbenb、和reset間相互作用的接口電路塊。VBC 30是控制PMOS襯底偏置的電路塊，VBC 85是控制NMOS襯底偏置的電路塊，VSUBGEN是負電壓發生電路塊。
圖5示出了工作波形的各實例。激活I／O電路電源VDDQ和襯底偏置控制電路VBC的電源VWELL后，激活主電路電源VDD。由此，負電壓發生電路塊VSUBGEN啟動，產生負電壓VSUB。另一方面，如果激活電源VDD，則在固定時間內保持d_reset信號。并且，如果以此方式保持該信號，則襯底偏置控制電路變到最優先的狀態，這種狀態下不加主電路的襯底偏置。換言之，襯底偏置控制電路變到激活態。(以此方式在襯底上加偏壓，對于PMOS和NMOS來說，分別意味著將襯底偏置改變為VDD電位和VSS電位。并且，不在襯底上加偏壓，對于PMOS和NMOS來說，分別意味著將襯底偏置變到高于VDD電位的電位和低于VSS電位的電位。)在這種激活態下，對于PMOS襯底偏置線、NMOS襯底偏置線、PMOS襯底控制線和NMOS襯底控制線來說，設定vbp=1．8V，vbn=0V，cbp=0V，cbn=1．8V。由于襯底控制恢復線cbpr和cbnr用于cbp和cbn的恢復信號，所以滿足cbpr=cbp=0V，cbnr=cbn=1．8V。
如果激活VDD后固定時間內沒有d-reset信號，則襯底偏置受vbbenb信號的控制。如果vbbenb信號是3．3V，則備用態設定為偏壓加于目標襯底上。如果vbbenb信號是0V，則激活態設定為沒有偏壓加于目標襯底上。
換言之，如果vbbenb信號的電平從0V變到3．3V，則狀態變化，從而滿足vbp=cbp=3．3V，vbn=cbn=-1．5V。然后，狀態變化，以滿足cbpr=cbp=3．3V，cbnr=cbn=-1．5V。然后，在滿足cbpr=3．3V，cbnr=0V時，vbbenb信號變到3．3V。因此，如果vbbenb信號的電平從0V變到3．3V，則該信號在一定時間后(cbp或cbn的恢復信號cbpr和cbnr恢復后)設定為3．3V。
如果vbbenb信號的電平從0V變到3．3V，則其它信號的電平也作如下變化vbp=1．8V，cbp=0V，vbn=0V，cbn=1．8V。然后，這些其它信號的電平在一定時間后作如下變化cbpr=cbp=0V，cbnr=cbn=1．8V，vbbenbr=0V。vbbenbr以這種方式用作vbbenb的恢復信號。另外，如圖2所示，由于襯底電位由cbp和cbn的電位決定，所以還可以通過監測從cbp和cbn電位得到的vbbenbr，探測襯底電位狀態。
圖6示出了另一實施例的襯底偏置控制電路的工作波形，所有波形皆不同于圖5所示的波形。如圖6所示，在控制cbp和cbn時，結構中的控制電路變得有點復雜，但這種復雜控制電路可以在激活態下允許更大電壓分別加于圖2所示MP1和MN1的源和柵端。于是vbp和vbn可以被驅動到低阻抗。這種情況下，等效于柵控制信號的cbp和cbn的幅度變得比襯底驅動晶體管MP1和MN1的柵擊穿電壓大。然而，如圖6所示，如果cbp和cbn的電平慢慢改變，則MP1和MN1的柵和漏端間的電壓及柵和源端間的電壓都變得最高為3．3V，等于或低于柵擊穿電壓。
以下將介紹每個電路塊的具體電路圖。為了簡化介紹，假定每個電路塊為產生圖4所示波形的電路。
圖7示出了VBC 80的電路圖。數字120是2輸入NAND，121是具有Schmitt特性的2輸入AND，122是反相器，123是NOR，124是具有Schmitt特性的緩沖器，125是具有差分輸出的的緩沖器。126是加電復位電路，激活電源VDD后，其輸出127從0V一步步被充電到1．8V。因此，2輸入AND121在固定時間內輸出0V，然后，輸出1．8V。于是在激活電源VDD時，如圖5所示，在固定時間內由該輸出保持d_reset信號。盡管圖7所示的加電復位電路126只由電阻器和電容器簡單構成，但如果可能，電路126也可以以其它方式構成，以探測穩定的電源VDD。
通過分別將信號vbbenb、cbpr和cbnr轉換為雙軌信號，可以得到信號d_vbbenb、d_cbpr、d_cbnr。在復位加電態時，這些雙軌信號用于激活襯底控制。作為用于產生圖5所示vbbenbr的雙軌信號的d_vbbenbr，由cbpr和cbnr產生。
圖8是VBC 30的電路圖。數字130是電平轉換電路，用于從d_vbbenb和d_reset信號的1．8V幅度的雙軌信號(VDD-VSS)產生3．3V幅度信號133。信號133在激活態或在加電信號復位時進入“L”。
數字131也是電平轉換電路，用于從d_cbpr和d_reset信號的1．8V幅度的雙軌信號(VDD-VSS)產生3．3V幅度信號134(VWELL-VSS)。在信號cbpr為0V時，或加電信號復位時，信號134變為0V。如果信號133的電平變為0V，則信號vbp進入高阻抗狀態，cbp和cbpenbr變為0V。如果信號cbp變為0V，主電路中每個swcell中的MP1被激活，信號vbp被驅動到1．8V。
數字132也是一電平轉換電路，用于從圖7所示的VBC 80輸出信號d_vbbenbr，作為3．3V幅度信號vbbenbr。
圖9示出了cbp的信號電平是如何改變的。cbp的輸出阻抗分兩步改變。cbp被信號133控制的反相器135驅動。如果信號133和134都為0V，則NMOS 136被激活，從而cbp被驅動。在該實施例中，NMOS 136的柵寬設定為比反相器135中的NMOS寬。如果半導體IC裝置進入激活態，信號133變為0V，則反相器135將cbp驅動到0V。然而，由于cbp布線在整個主電路中，并配有大負載容量，所以cbp被慢慢驅動到0V。根據作為cbp的恢復信號的信號cbpr的移位可以探測cbp的移位。于是信號d cbpr的電平改變。因此，信號134被驅動到0V，NMOS 136被激活。因此，cbp在低阻抗下被驅動到0V。以此方式，在激活態，低阻抗下，cbp被驅動，幾乎不受主電路工作產生的噪聲的影響。并且，如果cbp被驅動到0V，主電路中每個swcell中的MP1被激活。然而，如果cbp如圖8(B)所示被慢慢驅動到0V，則可以充分保護每個swcell中的MP1不受同時開關噪聲的影響。
圖10示出了VBC 85的電路圖。140是電平轉換電路，用于從d_vbbenb和d_reset信號的1．8V幅度的雙軌信號(VDD-VSS)產生3．3V幅度信號142(VDD-VSUB)。信號142在激活態或在加電信號復位時變為1．8V。
數字141也是電平轉換電路，用于從d_cbnr和d_reset信號的1．8V幅度的雙軌信號(VDD-VSS)產生3．3V幅度信號143(VDD-VSUB)。在信號cbnr為1．8V時，或加電信號復位時，信號143變為1．8V。如果信號142的電平被驅動為1．8V，則信號vbn進入高阻抗狀態，信號cbn被驅動到1．8V。如果信號cbn變為1．8V，主電路中每個swcell中的MN1被激活，信號vbn被驅動到0V。
圖11示出了cbn是如何移位的。象cbp一樣，cbn的輸出阻抗分兩步改變。cbn被受信號142控制的反相器144驅動。如果信號143和143都為1．8V，則PMOS 145被激活，從而也被PMOS 145驅動。在該實施例中，PMOS 145的柵寬設定為比反相器144中的PMOS的柵寬要寬。如果半導體IC裝置變為激活態，信號142被驅動到1．8V，則反相器144將cbn驅動到0V。然而，cbn布線于整個主電路中，并具有大負載容量。因此，cbn被慢慢驅動到0V。根據cbn的恢復信號cbnr的移位可以探測cbn的移位，因此，信號d_cbnr的電平改變。于是將信號143驅動到1．8V，PMOS 145被激活。因此，cbn在低阻抗下被驅動到1．8V。以此方式，在激活半導體IC裝置時，就象cbp一樣，cbn在低阻抗下被驅動，因此，可以有效地保護半導體IC裝置不受主電路工作產生的噪聲的影響。如果cbn被驅動到1．8V，則主電路中每個swcell中的MN1被激活。然而，如果cbp如圖11所示被慢慢驅動到1．8V，則可以減少每個swcell中MN1的同時開關噪聲。
如上所述，根據本發明的襯底偏置控制方法，在每個襯底上不加偏壓(襯底受每個swcell驅動)的激活態下，襯底驅動阻抗小于每個襯底上加偏壓(襯底受VBC驅動)的備用態時的襯底驅動阻抗。因此，如果在如上所述加電時，半導體IC裝置變到激活態，則可以避免由于襯底電位不穩定造成的加電時流過電源的電流增大的問題及閂鎖問題。此外，襯底阻抗抑制得很低時，盡管激活態下主電路工作增大了襯底噪聲，但可以減小該噪聲，因此防止了主電路的例如故障、閂鎖等問題。
圖12示出了負電壓發生電路VSUBGEN的內部結構。該電路由三個電路塊構成。VSUBSEN是襯底偏置探測電路，PMP1是充電泵電路1，PMP2是充電泵電路2。襯底偏置探測電路VSUBSEN利用信號vbpenb監測VSUB的電位及激活態和備用態。因此，可利用控制信號pmp1enb和pmp2enb控制PMP1和PMP2，從而滿足VSUB=VDD+VSS-VWELL。
保持信號pmp1enb時，啟動PMP1，保持信號pmp2enb時，啟動PMP2。PMP1和PMP2的抽運電容不同。PMP1的抽運電容大于PMP2。信號vbpenb選擇應用于PMP1或PMP2之間。PMP2用于激活態，PMP1用于備用態。
在半導體IC裝置處于激活態時，VSUB電位只用于襯底偏置控制電路。所以，沒有很大的電流流到VSUB。因此，采用其抽運容量小的PMP2。在備用態，VSUB電位提供到整個主電路。于是，作為結電流等的這種電流流到VSUB。因此，采用其抽運電容大的PMP1。
圖13示出了本發明的充電泵1PMP1的電路圖。OSC是環形振蕩器，只有在保持信號pmp1enb時振蕩，將VSUB充電到負電壓。
圖14示出了通過在Kiyoo Ito撰寫、Baifukan出版的“VLSI存儲器(第266頁)”中介紹的充電泵電路中加入PMOS 162和163得到的充電泵的電路圖。在環形振蕩器的一個振蕩周期內，充電泵利用PMOS 160和162給VSUB充電。根據本發明，還在圖13所示的充電泵中加入NMOS 164和165。因此，VSUB幾乎不受PMOS 160和161的閾值電平的影響，所以，甚至在低電壓工作時，VSUB也可以令人滿意地工作。在VWELL為3．3V時，圖14所示結構只可以得到VSUB=-3．3V+vthp(vthp=PMOS 160和161閾值電平的絕對值)；最高時VSUB=-2．3V。相反，根據本發明的方法，可以達到VSUB=-3．3V等。
沒有示出該實施例的充電泵電路2PMP2的電路圖。然而，用作圖13中的電容器的PMOS CP3和CP4中的每一個的容量可以減小，因此，可以減小每個電容器的容量。自然，可以使其它MOS晶體管的尺寸優化，使之適用于該CP3或CP4。
圖15示出了襯底偏置探測電路VSUBSEN的電路圖。VREFGEN是基準電壓發生電路，用于從串聯的NMOS晶體管150和151得到VREF=(VDD-VSS)／2的輸出。V1GEN是VSUB電位探測電路，用于從串聯的NMOS晶體管152-155得到V1=(VWELL-VSUB)／2的輸出。該電路構成為能在每個NMOS晶體管的源和漏間加約1V電壓，并使柵設定得較長。因此，可以將從VDD到VSS或從VWELL到VSUB的連續電流抑制得較低。此外，由于電路在飽和區工作，所以電路可以得到對于偏差不敏感的VREF或V1。另外，本發明采用NMOS晶體管，不用PMOS晶體管。NMOS晶體管的飽和特性優于PMOS晶體管。所以，甚至在只有約1V電壓加于源和漏間時，電路也可以得到對NMOS晶體管間偏差不敏感的VREF或V1。
AMP1、AMP2和AMP3是差分放大器，它們結合構成一個差分放大器。由AMP1、AMP2和AMP3構成的差分放大器接收VREF和V1，并在VREF＜V1時，保持pmp1enb或pmp2enb。因此，VSUB被充電到負電壓。在VREF＞V1時，取消pmp1enb或pmp2enb。由于VSUB造成了漏電流向著VSS。VWELL和VDD，如果pmp1enb和pmp2enb都被取消，則VSUB將被放電到正電位。分別保持和取消pmp1enb或pmp2enb，以便V1=VREF，即，保持VSUB=VDD-VWELL。如果如上所述vbpenb=3．3V(備用態)，則保持pmp1enb。如果vbpenb為0V(激活態)，則保持pmp2enb。
AMP1和AMP2間形成反饋路徑。于是，由AMP1、AMP2和AMP3構成的差分放大器具有遲滯特性。這里所說的遲滯特性是指該放大器的輸出造成的差分放大器的差分點的改變。換言之，是指Schmitt特性。因此，防止了在V1=VREF附近，分別多次保持／取消pmp1enb或pmp2enb，防上了功耗增大。
另外，在保持和取消vbpenb之間，差分放大器的工作電流在AMP1-AMP3內變化。在保持vbp的備用態，主電路的vbn接VSUB。意味著較大襯底容量接到主電路上。所以，VSUB的電平慢慢改變。由于AMP1和AMP3間不需要快速工作，所以可以限制工作電流，以便降低從AMP1-AMP3處理時的功耗。另一方面，在取消vbp的激活態，只有襯底偏置控制電路VBC接VSUB。這意味著較小的容量接VSUB。所以，VSUB的電平快速改變，所以由AMP1-AMP3的處理需要快速工作。在激活態，功耗沒有這么高。所以在啟動快速工作的AMP1和AMP3間的處理中設定較大工作電流。
以下將詳細介紹本發明一個實施例的襯底偏置加電方法。
圖16示出了ncell和swcell的布局圖。swcell在垂直(Y)方向連續設置。swcell和ncell的高度齊平。在水平(X)方向，swcell以在某一值內的可變間距L設置。自然，這些單元也可以以等間距設置，但改變間距會增大布局的自由度。無論如何，間距L可根據以下各項決定。
(1)電源線阻抗(2)電源布線遷移率(3)ncell工作時的vbp和vbn產生的襯底噪聲圖17示出了ncell的內部布局。就象圖2所示的情況一樣，以反相器作為例子。通過由平行設置的四條線構成的第一層金屬布線(以后稱為M1)加vbp、vbn、VDD和VSS。vbp和vbn還分別通過表面高密度層施加。H是單元高度，表示垂直(Y)方向的基本重復單元。在垂直(Y)方向設置ncell，使它們相對于該高度彼此成鏡像。因此，在垂直位置，vbp和vbn可以由相鄰ncell共享，減小了ncell的面積。
圖18是沿圖17中的A-B線的剖面圖。N阱是用于形成MP2的N阱，P阱是用于形成MN2的N阱。深N阱是比N阱和P阱深的N阱。換言之，ncell具有層阱結構。
圖19示出了swcell的內部布局。象ncell的情況一樣，H是單元高度。按與ncell相同的方式，通過M1加vbp、vbn、VDD和VSS。如圖16所示，swcell在垂直(Y)方向連續設置。在水平方向，這些單元按限定在某一值范圍內的間距設置。由于這種設置，可以在swcell的位置處形成電源加強線的布線。圖19中，在垂直方向平行設置的第二層金屬線是兩條電源加強線。這兩條電源加強線間設置有兩條加強線vbp和vbn和另外兩條線cbp和cbn。在兩端的電源加強線VDD和VSS可用于保護四條襯底偏置控制線不受外部噪聲影響。
MP1由6個隔離的晶體管形成。MP1中每個晶體管的柵、漏和源分別連接到cbp、vbp和VSS。MN1由3個隔離的晶體管構成。MN1中每個晶體管的柵、漏和源分別接cbn、vbn和VSS。去耦電容器CP1和CP2中的每一個被分成兩個晶體管。CP1和CP2的晶體管分別定位在MP1和MN1的兩端。CP1和CP2的電容量由MOS柵容量產生。
去耦電容器CP1和CP2與這些MP1和MN1的比例，沒有特別的限制。在一個極端的實例中，可以略去去耦電容器CP1和CP2中的一個或兩個。如果去耦電容器的尺寸增大，則利用這樣的去耦電容器可以減少電源噪聲。另一方面，如果MP1和MN1的尺寸增大，則在微處理器處于正常狀態時，襯底偏置可以以小阻抗接電源，以便得到更有效的保護，避免受噪聲及閂鎖問題的影響。
這里，為了簡化介紹，省略了形成于M1和M2的VDD線之間的VIA孔及形成于M1和M2的VSS線之間的VIA孔。VIA孔可以形成于布線的每個交叉點上。
圖20示出了沿圖19的A-B線的剖面圖。就象圖18所示的一樣，P阱是用于形成MN1的P阱，深N阱是比P阱深的N阱。所以swcell稱為層阱結構。這種情況下，實際上示出了圖19中省略的VIA孔位于M1和M2的VSS線之間。如圖2所示，MN2用厚氧化膜晶體管，以便提高閾值電平。
圖21示出了如何布設電源線VDD和VSS及襯底偏置線vbp、vbn、cbp和cbn的一個具體實例。在圖16的布局中加入上述各線，便可以得到圖21所示的電源線布局。在水平(X)方向，VDD、VSS、vbp和vbn由M1彼此平行布線。如圖17所示，vbp由垂直設置的、其間有vbp的兩個單元共享。而且兩個VSS線平行布設在這兩個單元之上和之下。vbn也由垂直設置的、其間有vbn的兩個單元共享。而且，兩個VSS線平行布設在這兩個單元之上和之下。自然，VDD和VSS線可以比vbp和vbn線厚。
如圖19所示，由M2布線的VDD、VSS、vbp、vbn、cbp、cbn在垂直(Y)方向設置于swcell上。VDD、VSS、vbp、vbn象網一樣在M1和M2的交叉點處彼此連接。
圖22示出了如何加強電源VDD和VSS的情況。由第四和第五金屬布線層(M4和M5)構成的電源線VDD和VSS象網一樣以圖21所示的基本單元布線。
在垂直(Y)方向布設的由M2形成的VDD和VSS之上，布設由M4形成的VDD和VSS。而且，為了連接這些VDD和VSS，需要第三金屬布線層(M3)。如果這些VDD和VSS在每個swcell處連接，則垂直布設M3。然而，這將導致在水平(X)方向沒有M3路徑的問題。
圖22中，M2和M4電源線每三個表示為swcell2和swcell3的swcell單元連接一次。利用這種連接，可以保證在水平(X)方向的M3布線路徑。
M5電源線只布設在表示為swcell3的每6個swcell上。所以，M5電源線在每個swcell3處即M5和M4的交叉點處連接到M4。
如上所述，利用M4和M5的粗間距電源網，加強了M1和M2的細間距電源網，所以降低了VDD和VSS電源線中每一條的阻抗。
盡管垂直方向的每條M4電源線布設在每個swcell，但該條線也可以大致布設成每兩個或三個SWCEL一條。盡管每個電源線的阻抗增大，但該布線方法可以確保垂直方向的M4路徑。
圖23示出了圖22所示設置的swcell和阱間的關系。P阱和N阱象帶子一樣交替設置，以便兩個ncell共享一個阱。
圖24示出了存儲電路swcell和電源線的布局。圖24中，未示出字線和位線，但字線實際設置于水平(X)方向，位線實際設置于垂直(Y)方向。在存單元中水平布線的存儲器網狀電源線由設置在其兩端的電源線200、201和202加強。數字203是給每個字線驅動器和譯碼器供電的電源線。204是給每個讀出放大器供電的電源線。為每個電源線200-204設置單元swcell，如圖24所示。
一般說，多個字驅動器和多個字譯碼器中只有一個或兩個同時工作。因此，不會產生很大的襯底噪聲。這就是為什么如圖24所示，在電源線203的兩端只設兩個swcell的原因。
相反，許多讀出放大器同時工作。然而，讀出放大器內的電位設定為使電平從‘L’移到‘H’的節點數和電平從‘H’移到‘L’的節點數變得幾乎相等。因此，甚至在許多讀出放大器同時工作時，也不會產生很大襯底噪聲。這種情況下，swcell設置在除圖24所示的電源線204兩端外的位置，因而有效地減少了襯底噪聲。
可以認為有許多設置swcell的其它方法。然而，簡言之，唯一重要的是根據許多器件如何在同一阱上同時運行，在同一阱中設置更多swcell。也可以利用|NH-NL|／NA計算阱中存在的擴散層的變化(NH=除與電源連接的擴散層外的擴散層的面積，NH=其電位從‘H’移到‘L’的擴散層的面積，NL=其電位從‘L’移到‘H’的擴散層的面積)，然后，根據計算結果，決定swcell的數量、swcell的間距和swcell中MOS晶體管的尺寸。
例如，對于具有規則數據流例如數據通道的電路來說，只需要控制為使數據在數據通道中在圖22所示的X方向流動。由于同時工作的單元分布到多個阱中，所以可以減小上述|NH-NL|／NA。
圖25示出了本發明的半導體IC裝置的剖面圖。如圖18所示，表示為302、304、306、308和310的N與分別用于形成PMOS晶體管的N阱相同。表示301、303、305、307、309和311的P與分別用于形成NMOS晶體管的P阱相同。表示為312和313的深N是形成于比N和P更深位置處的N阱。半導體IC裝置具有“三阱結構”。
深N312和313通過P襯底310和P阱307電隔離。因此，可以獨立于形成于301、303、305、307、309和311上的MOS晶體管B的襯底電位，決定形成于302、304、306、308和310上的MOS晶體管A的襯底電位，反之也如此。此外，可以抑制由MOS晶體管A產生的噪聲等，以有效地保護MOS晶體管B不受其影響。
圖26示出了本發明的半導體IC裝置的深N結構。CPG是時鐘控制器，它包括例如PLL(鎖相環電路)等模擬電路。TLB是地址轉換器，CACHE是高速緩沖存儲器。CPU是中央處理單元，FPU是浮點算術單元，LOG1是隨機邏輯1，LOG2是隨機邏輯2，PAD是I／O單元。每個電路塊以此方式形成于彼此不同的深N上。
如圖25所示，可以減小每個電路塊產生的、影響其它電路塊的噪聲的影響。例如，由于PAD以大于內部信號的幅度驅動外部管腳，所以產生很大噪聲。可以防止這種噪聲造成對例如CPG等模擬電路的影響。
另外，由于襯底電位可以加于彼此獨立的每個電路塊上，所以可以設置其襯底不受LOG2中vbp、vbn、cbp、cbn的任一個控制的電路。換言之，可以設置其電源連接到LOG2的襯底電位的電路(VDD=vbp，VSS=vbn)。
圖27示出了深N間的保護帶。保護帶gband1設于各深N之間，如27所示。
圖28是圖27所示保護帶的剖面圖。設置于深N之間的P阱307通過P+擴散層314接地到VSS電位。于是可以進一步減小深N間噪聲的傳輸。例如，由于深N312的阻抗不那么低，所以P阱305中MOS晶體管產生的襯底噪聲因電容耦合傳輸到深N312。而且，在該噪聲由于電容耦合按與上述情況相同的方式傳輸到P襯底300時，襯底300以低阻抗被保護帶固定于地電位。所以，在出現在P襯底上時，該噪聲減少。所以，有效地抑制了形成于302、304、306、308、310上的MOS晶體管產生的噪聲傳輸到形成于301、303、305、307、309、311上的MOS晶體管。
圖29示出了圖2所示半導體IC裝置上的cbp和cbpr和恢復單元VBCR位置的布設圖像。由于與cbp和cbp相同，所以這里省略了對cbn和cbn的介紹。由于swcell并排設置，如圖21所示，所以vbp和vbn網狀布線。然而，cbp和cbn不網狀布線，它們布線成條狀。圖29示出了設置和連接成旁路條狀布線的swcell。而且，恢復單元用于將進入的cbp和cbn作為cbpr和cbnr返回到襯底偏置控制電路VBC。所以，恢復單元設置成使cbpr的恢復時間晚于cbpr中傳送時間最晚的swcell的cbp的達到時間。例如，這種恢復單元應設置在離襯底偏置控制電路VBC最遠的地方。
在上述實施例中，在激活態下，加于襯底偏置上的電位是1．8V或0．0V，在備用態下，為3．3V或-1．5V。該電位值可以自由改變。在激活態下，可以在襯底偏置上加合適的電位，以調節MOS晶體管的閾值電平的偏差。
還可以將主電路分成多個電路塊，以便每個電路塊都具有例如VBC 30、VBC 85等控制電路，從而每個電路塊都具有激活態和備用態。于是，可以控制每個電路塊，使其它閑置的電路塊設定在備用態。因此，可以更有效具體控制本發明半導體IC裝置的功耗。在某些電路塊中，甚至在備用態下，也不需要襯底上加偏置電壓。例如，這是一種目標電路塊由其閾值電平高，亞閾值漏電流可以忽略的MOS晶體管構成的情況。
根據上述實施例，在半導體IC裝置的激活工作模式時，MOS晶體管的閾值電平設定為低，在其備用工作模式用時設定為高。然而，加于襯底上的偏壓可以設定為對于IDDQ測試假定為高閾值電平，如1996年IEEE SPECTRUM(第66-71頁)所述。
如果假定高閾值電平，則應在IDDQ測試時加比備用模式時所加的襯底電位高的襯底電位。換言之，PMOSFET應加高于備用模式的電位，NMOSFET應加低于備用模式的電位。這樣可以減少IDDQ測試時流動的亞閾值漏電流，提高故障點測定的精度。
為了能夠進行這種操作，在IDDQ測試時，VWELL電位例如從3．3V增大到4．0V，VSUB電位從-1．5V降到-2．2V。然而，對于一個電路來說，甚至在VWELL電位設定為不同于VDDQ電位時，也應采取適當的措施防止穿通電流在預定電路中流動。為此，轉輸到襯底偏置控制電路的所有信號都必須在VBC 80中降低電平，然后，在使用前，它們的電位必須被轉換為VWELL或VSUM電位。目標電路應具有用于這種電壓的緩沖器，以實現上述操作。
根據上述實施例，襯底結構由3阱層構成。該結構例如可以變為所謂的雙翼2阱結構或SOI(絕緣體上的硅)結構。
另外，如圖17、19和21所示，M1在單元中供應襯底偏置電源。然而，該結構可以改變。例如，這種電源也可以由不同擴散層或硅化物變換擴散層提供，如1977年Symposiun on VLSI circuit Digestof Technical Papers第95-96頁所介紹的。
下面是本申請各附圖中的參考符號的介紹。
VBC襯底偏置控制電路，LOG主電路，VBCC備用控制電路，I／OI／O電路，vbbenb襯底偏置控制啟動信號，vbbenbr襯底偏置控制信號，vbpPMOS襯底偏置線，vbnNMOS襯底偏置線，cbpPMOS襯底控制線，cbnNMOS襯底控制線，cbprPMOS襯底控制恢復線，cbnrNMOS襯底控制恢復線，AMP1和AMP2差分放大器，AMP3Schmitt輸入差分放大器，VBCR恢復單元，swcell開關單元，ncell標準單元，P-subP襯底，PLL鎖相環，CPG時鐘控制器，TLB地址變換器，CHCHE高速緩沖存儲器，CPU中央處理單元，FPU浮點算術單元，PADI／O單元。
如上所述，本發明提供一種半導體IC裝置，例如微處理等，相對于快速工作和低功耗特性可以滿足以下要求(1)容易測試襯底偏置控制電路。
(2)通過控制襯底偏置，可以防止每個CMOS電路發生故障。
(3)通過控制襯底偏置，可以減小每個電路的面積的增大。
(4)在襯底偏置改變時，可以防止半導體IC裝置發生故障。
權利要求
1.一種半導體IC裝置，包括至少包括一個晶體管的主電路；襯底偏置控制電路，用于控制將加到所說晶體管的襯底上的電壓；備用態控制電路，用于通過控制所說襯底偏置電路，在至少激活和備用兩種狀態下轉換所說半導體IC裝置的狀態，所說激活態允許較大亞閾值漏電流在所說主電路中流動，所說備用態允許較小亞閾值漏電流在所說主電路中流動；其中所說襯底偏置控制電路中包括負電壓發生電路，及用于輸出由所說負電壓發生電路產生的負電壓到外部的端子。
2.根據權利要求1的半導體IC裝置，其中所說半導體IC裝置還包括具有多個輸出焊盤的半導體芯片，和將所說半導體芯片裝于其中、并具有多個外管腳的外殼，利用一個所說輸出焊盤作所說端子，所說端子不與所說外部管腳中的任一個連接。
3.一種半導體IC裝置，包括至少包括一個MOS晶體管的主電路；襯底偏置控制電路，用于控制將加到所說MOS晶體管的襯底上的電壓；備用態控制電路，用于通過控制所說襯底偏置電路，在至少激活和備用兩種狀態下轉換所說半導體IC裝置的狀態，所說激活態允許較大亞閾值漏電流在所說主電路中流動，所說備用態允許較小亞閾值漏電流在所說主電路中流動；其中所說備用態控制電路在所說激活態時淺控制所說襯底偏置，在所說備用態時深控制所說襯底偏置；在激活態淺驅動所說襯底偏置的驅動功率設定為大于在所說備用態深驅動所說襯底偏置的驅動功率。
4.根據權利要求3的半導體IC裝置，其中至少有兩個用于在所說激活態淺驅動襯底偏置的襯底驅動MOS晶體管，所說兩個襯底驅動MOS晶體管以20微米以上的間隔設置，每個所說襯底驅動MOS晶體管的柵電位由所說襯底偏置控制電路控制。
5.根據權利要求4的半導體IC裝置，其中用于控制每個所說襯底驅動MOS晶體管的所說柵電壓的柵控制信號布設為與所說襯底驅動MOS晶體管的柵連接，然后返回到所說襯底偏置控制電路，由此所說襯底偏置控制電路可以根據所說返回信號的電位，探測所說主電路的襯底偏置是否穩定。
6.根據權利要求4的半導體IC裝置，其中所說襯底驅動MOS晶體管的閾值電壓設定為大于構成所說主電路的MOS晶體管的閾值電壓。
7.根據權利要求4的半導體IC裝置，其中所說半導體IC裝置還包括用于連接外部的I／O電路，至少一個構成所說I／O電路的MOS晶體管敷有厚于構成所說主電路的MOS晶體管的氧化膜的氧化膜。
8.根據權利要求4的半導體IC裝置，其中所說半導體IC裝置還包括用于探測所說主電路是否加電的加電復位電路，所說襯底驅動MOS晶體管控制所說襯底偏置，以便在所說主電路加電后，在所說激活態被淺驅動固定時間。
9.根據權利要求4的半導體IC裝置，其中所說半導體IC裝置還包括第一電源電壓和第二電源電壓，所說第一電源電壓的絕對值大于第二電源電壓的絕對值，為2V以下，所說第二電源電壓提供給所說主電路，所說第一電源電壓提供給襯底偏置控制電路和備用態控制電路，所說第一電源電壓先于第二電源電壓被激活，及所說襯底偏置控制電路進行控制，以便在激活了所說第二電源電壓后，所說主電路保持在激活態固定時間。
10.根據權利要求4的半導體IC裝置，其中所說半導體IC裝置控制處于狀態從所說備用態變到所說激活態過程的所說柵控制信號的輸出阻抗，使之變為大于狀態已設定在所說激活態后的輸出阻抗，從而調節從所說備用態變到所說激活態的速度，以便減小改變過程中的浪涌電流。
11.根據權利要求5的半導體IC裝置，其中所說半導體IC裝置控制處于狀態從所說備用態到所說激活態改變的過程中的所說柵控信號的輸出阻抗，使之變為高于狀態已設定為所說激活態后的輸出阻抗，從而調節從所說備用態變到激活態的速度，以便減小改變過程中的浪涌電流，利用所說返回信號，探測狀態是否完全設定在所說激活態。
12.根據權利要求10或11的半導體IC裝置，其中所說柵控信號的幅度設定為大于所說襯底驅動晶體管的柵擊穿電壓。
13.根據權利要求4的半導體IC裝置，其中所說半導體IC裝置包括負電壓發生電路，所說襯底偏置控制電路將所說備用態時負電壓發生電路的輸出阻抗控制為低于所說激活態的所說負電壓發生電路的輸出阻抗。
14.根據權利要13的半導體IC裝置，其中所說負電壓發生電路包括第一和第二充電泵電路，所說襯底偏置控制電路在所說備用態使用所說第一充電泵電路，在所說激活態使用所說第二充電泵電路，從而分別產生負電壓，所說第一充電泵電路的抽運電容設定為小于第二充電泵電路的抽運電容。
15.根據權利要求14的半導體IC裝置，其中所說半導體IC裝置還包括第一和二電源電壓，所說負電壓發生電路產生第三電源電壓，所說第一電源電壓大于所說第二電源電壓，為2V以下，所說第二電源電壓提供給所說主電路，至少第一電源電壓提供給所說襯底偏置控制電路和所說備用態控制電路，所說襯底偏置控制電路控制PMOS晶體管的所說襯底偏置，從而在所說備用態時使之等于所說第二電源電壓的電位，控制NMOS晶體管的所說襯底偏置，從而在所說備用態時使使之等于所說第三電源電壓的電位，所說第三電源電壓由所說第一電源電壓減去所說第二電源電壓得到。
16.根據權利要求15的半導體IC裝置，其中所說負電壓發生電路至少具有一個充電泵電路，一個比較器，用于產生為第二電源電壓電位一半的電位的第一基準電壓電路，用于產生介于所說第一和所說第三電源電壓間中間電位的第二基準電壓電路，所說比較器比較所說第一基準電壓電路的電壓輸出與所說第二基準電壓發生電路的電壓輸出，從而控制至少一個所說充電泵，以便穩定所說第三電源電壓。
17.根據權利要求16的半導體IC裝置，其中每個所說第一和第二基準電壓發生電路分別由多個相同類型MOS晶體管串聯的串聯電路構成，在每個所說MOS晶體管中，基準端子接源端，柵端接漏端，每個所說MOS晶體管選擇為在飽和區工作。
18.根據權利要求16的半導體IC裝置，其中該單元具有Schmitt特性。
19.根據權利要求4的半導體IC裝置，其中所說主電路包括多個單元，這些單元的電源網絡由第一金屬級加電，另外，另一電源網絡由所說第一金屬級上的第二布線層形成，以便與所說第一金屬級正交，由所說第一和所說第二布線層形成的電源網絡的每個交點處都設有一個開關單元，以便由所說第一和第二布線層形成的兩電源網絡在這些開關單元的每個中彼此連接，另外，所說開關單元中所說襯底驅動MOS晶體管。
20.根據權利要求19的半導體IC裝置，其中在所說開關單元中，在電源和地之間還設有一個去耦電容器、
21.根據權利要求19的半導體IC裝置，其中在由所說第二布線層形成的所說電源網絡上，設置有由第四布線層形成的電源網絡，使之與由第二布線層形成的電源網絡平行對準，由所說第二和所說第四布層形成的電源網絡在所說些開關單元之外彼此連接。
22.根據權利要21的半導體IC裝置，其中還由第五布線層形成另一個電源網絡，由所說第四布線層形成的所說電源網絡在開關單元中與所說由第五布線層形成的所說電源網絡彼此連接，與由所說第一和所說第二布線層形成的電源網絡比，更粗糙地形成由所說第四和所說第五布線層形成的電源網，所說第四和第五布線層比所說第一和第二布線層中任一層都厚。
23.根據權利要求19的半導體IC裝置，其中構成所說單元的每個MOS晶體管的襯底偏置電源線由所說第一金屬級形成為與由所說第一金屬級形成的電源網絡平行，并與由所說第二布層形成的電源網絡平行，由此，象所說上述電源網絡一樣，所說第一金屬級形成的所說襯底偏置電源線與所說第二布線層形成的所說襯底偏置電源線在開關單元中彼此連接。
24.根據權利要求23的半導體IC裝置，其中用于控制每個所說襯底驅動MOS晶體管的柵電壓的所說柵控信號，由在所說開關單元上形成的所說第二布線層提供，它們設置成與由所說第二布線層形成的電源網絡平行，并在所說開關單元中與每個所說襯底驅動MOS晶體管的柵端連接。
25.根據權利要求24的半導體IC裝置，其中由形成于所說開關單元上的所說第二布線層布設的所說襯底偏置電源線和柵控制信號，設置于由形成于所說開關單元上的所說第二布線層布設的各電源網絡之間。
26.根據權利要求19的半導體IC裝置，其中所說半導體IC裝置還包括數據通道電路，所說數據在所說數據流通道電路中流動，使之與由用于多個所說單元的所說第一金屬級形成的所說電源網絡平行。
27.根據權利要求4的半導體IC裝置，其中所說襯底偏置設定為，在選擇所說半導體IC裝置時，使至少一個所說MOS晶體管的閾值電平較高。
28.一種充電泵電路，包括第一和第二抽運電容器；第一和第二(兩個)P溝道晶體管；第一和第二(兩個)N溝道晶體管；及振蕩電路，其中所說第一抽運電容器、第一P溝道晶體管和第一N溝道晶體管，用于在所說振蕩電路的輸出是‘H’時，抽運所說第一抽運電容器的電荷，所說第二抽運電容器、所說第二P溝道晶體管和所說第二N溝道晶體管，用于在振蕩電路的輸出是‘L’時，抽運第二抽運電容器的電荷。
29.一種半導體IC裝置，包括具有形成于半導體襯底上的各晶體管的主電路和用于控制將加于所說襯底上的電壓的襯底偏置控制電路，其中所說主電路包括用于控制將加于所說襯底上的電壓的開關晶體管從所說襯底偏置控制電路輸出的控制信號進入所說開關關晶體管的柵，并且所說控制信號返回到所說襯底偏置控制電路。
30.根據權利要求29的半導體IC裝置，其中所說開關晶體管設置在矩形開關單元中，所說晶體管都設置在矩形標準單元中，所說開關單元和多個標準單元按直線并排設置。
31.根據權利要求30的半導體IC裝置，其中用于驅動所說主電路中的晶體管的驅動電源的布線和由所說襯底偏置控制電路提供的所說襯底偏置電路的布線與所說開關單元和多個標準單元在設置所說單元的方向垂直交叉。
32.根據權利要求38或31-39中任一項的半導體IC裝置，其中所說開關晶體管的閾值電平高于所說其它晶體管的閾值電平。
33.根據權利要求29-32中任一項的半導體IC裝置，其中所說開關晶體管插在用于驅動所說主電路的晶體管的所說驅動電源和由所說襯底偏置控制電路提供的所說襯底偏置電源(vbp和vbn)之間。
34.根據權利要求33的半導體IC裝置，其中所說晶體管的源或漏接所說驅動電源，所說晶體管的襯底電位接所說襯底偏置電源。
35.根據權利要求29-34中任一項的半導體IC裝置，其中所說襯底偏置控制電路輸出所說控制信號，然后，探測通過所說主電路返回的所說控制信號是否已達到預定電壓，從而產生探測信號。
全文摘要
為了提供在保持其高質量的同時,能夠滿足快速工作和低功耗特性的半導體IC裝置,例如微處理器等,本發明的半導體IC裝置構成為包括:具有形成于半導體襯底上的各晶體管的主電路(LOG),用于控制將加于襯底上的電壓的襯底偏置控制電路(VBC),所說主電路包括開關晶體管(MN1和MP1),用于控制將加于襯底上的電壓,從襯底偏置控制電路輸入的控制信號進入每個開關晶體管的柵,并且所說控制信號反回所說襯底偏置控制電路。
文檔編號H01L23/58GK1283308SQ98812670
公開日2001年2月7日 申請日期1998年12月21日 優先權日1997年12月26日
發明者水野弘之, 石橋孝一郎, 志村隆則, 服部俊洋 申請人:株式會社日立制作所