使用cmos負阻抗終端的高頻時鐘信號分配的制作方法

專利名稱：使用cmos負阻抗終端的高頻時鐘信號分配的制作方法
概括地說，本發明涉及集成電路內部的時鐘信號分配，并且尤其是涉及一種差分時鐘信號分配系統。更特別地，本發明涉及一種使用負阻抗終端的差分時鐘信號分配網絡。
集成電路內部邏輯電路的同步是通過將一個主時鐘信號分配給每個定時臨界電路來完成的。當數據被計時時，諸如一個微處理器的信息處理單元的正確的操作需要所有的數字信號都處于一種穩定的狀態。在所有的“計時”系統中都有一個控制數據傳輸的主時鐘。
在集成電路中一般使用一個振蕩器和一個中央緩存器來產生和放大時鐘信號以用于分配給數字分支電路。與一個集成電路襯底不相連的分支電路的互連需要長導線以便于將其裝配在該集成電路上。集成電路變得越來越大并且與分支電路的分離距離也增加。當從中央緩存器內部的驅動晶體管到分支電路的接收晶體管的距離變得足夠長以至于對信號的特性和傳播時間有不利地影響時，這個互連線可以被稱為“長線”。
使用集成電路內部的時鐘信號來控制數據和同步控制信號的移動。大規模的設計需要許多不同的電路同步并且運行于相同的速度。在這種系統中，必須在大規模芯片面積范圍內分配一個高頻時鐘信號。目前，由于長導線和長導線終端的寄生特性使得在1千兆赫的范圍內分配時鐘信號的努力顯得猶豫不定。
驅動許多變換晶體管(sink transistor)的一個源晶體管產生一個“扇出”(“fan-out”)拓撲結構。通常把扇出電路稱為“樹結構”或“扇出樹”。一個傳播信號上的扇出樹具有有害的負載特性。當扇出樹的一個“分支”變得比其它“分支”更多或更重時，這種有害特性就特別明顯。
在扇出樹中電容和電阻的混合會產生一個阻容(R-C)時間常數。阻容時間常數是一個寄生現象，這種現象能阻礙信號的傳播并使時鐘信號的原始構成偏離于它所希望的形式。減少時鐘信號的傳播速度的主要因素是與終端晶體管的電容相連的長線的電阻效應。
導線的電阻(R)線性增加是導線長度(l)以及所使用材料的每單位長度電阻(r)的函數，這里R=rl。同樣，導線的電容(C)隨著它的長度(l)和每單位長度的電容(c)線性增加。電容可以定義為C=cl。由于電阻和電容使導線的“R-C”延遲(D)為D=(1/2)rcl2。正如l2所描述的那樣，由于電容和電阻的影響使得該延遲隨著導線長度呈平方增長。由于時鐘速度和集成電路的規模持續增長，使與導線長度相關的定時困難已經變為一個傷腦筋的問題。
在設計集成電路過程中，完成電路的實際布局要考慮所有相應的設計約束條件。通常，在完成半導體芯片的布局或地區規劃之后，還存在電路同步問題。快速和更大規模集成電路的發展已經產生對于有效和有用的時鐘分配網絡的需求，這種時鐘網絡在完成布局之后不需要用很大的努力就可以獲得可接受的結果。
計算機輔助設計可以提示諸如不能接受的延遲這樣潛在的問題，但是必須對數以百計的變量進行比較。然后使用最佳推測估算來解決同步困難。通過使用被稱為緩沖器的簡單放大器“再動力估計”(repowering)或延遲信號來減少由于長導線和多個變換器而造成信號的延遲傳播。但是，緩沖器在集成電路的定時方面引入不確定性并且需要占用芯片面積。另外，緩沖器的有效插入需要昂貴的計算機設計工具。計算機設計工具僅是估算方法并提供建議。對于臨界設計布局，緩沖器解決方式提供了不太理想的響應。
目前已經受到額外關注的集成電路設計的一個方面是能提供用于在高頻數字電路中不可接受的延遲的解決方法這個方面。用戶對于更快速處理器和較高的時鐘頻率的需求已經增強了尋找用于與時鐘信號分配和時鐘信號延遲相關的同步問題的解決方法的努力。
一種典型的時鐘分配網絡具有數以百計的通常被稱為終端或變換器的接收電路。終端一般是由金屬氧化物半導體(MOS)晶體管的柵極來實現。盡管每個變換器或接收晶體管都有相對小的R-C時間常數，但是許多變換器的累積效應會在時鐘信號的傳播過程中產生過度的延遲。目前，數字電路的設計者正努力爭取1千兆赫以及更高的時鐘頻率。所以，一個最佳的時鐘分配系統的實現已經變為關鍵在于減小延遲和確保同步。晶體管技術的快速發展已經減小了與晶體管開關有關的延遲問題，但是與晶體管互連的傳輸線已經變為實現已增加的時鐘速度的限制因素。
目前，帶有大量R-C時間約束條件的電路需要將多個緩沖器插入該電路中以便于有效地消除R-C負載間的影響。隨著集成電路變得較大并且芯片變得較便宜，高頻操作已經是集成電路設計者的焦點。為增加數字電路的時鐘速度而做的努力已經顯示出有效的集成電路時鐘分配系統的重要性和對它的需求。
集成電路內時鐘信號的衰減是由許多因素確定的。時鐘分配網絡內時鐘信號的衰減直接與扇出數的平方根成比例。
時鐘信號的衰減與傳輸線的實際特性成反比例。這樣定義傳輸線的衰減α=exp[-R/(2L/C)]]]>這里R是從中央時鐘緩沖器到最終目的地的傳輸線的總電阻，L是傳輸線的總電感，C是傳輸線電容。
當傳輸線的衰減增加時，傳輸線終端的時鐘信號功率電平減少。在本系統中傳輸線衰減可以非常高。接收一個弱時鐘信號的分支電路能導致嚴重的設計困難。
一般地，在估算收到時鐘信號的前沿之后的額定時間內，在集成電路內部完成數據傳輸。由于在時鐘信號的上升沿處的失真或延遲，使用于時鐘分配的許多現有技術的方法受到影響。如果這個上升沿太晚，則不會發生所希望的數據傳輸。
所以很明顯，能提供在很高的時鐘速度下分配可接受的時鐘信號并且僅需要極小的設計調整的集成電路時鐘分配系統將是有益的。
所以本發明的一個目的是提供一種集成電路時鐘信號分配系統。
本發明的另一個目的是提供一種用于越過雙導線傳輸線在一個集成電路內分配差分時鐘信號的系統。
本發明的又一個目的是提供一種用于越過由負阻抗終接的雙導線傳輸線分配時鐘信號的系統。
現描述實現上述目的的方式。提供了一種系統，該系統用于在具有一個高頻時鐘的集成電路內使電路操作同步。該系統包括提供時鐘信號和時鐘信號補碼的振蕩器。使用雙導線傳輸線來分配這個時鐘信號。這雙導線傳輸線具有與該時鐘信號耦合的第一導線和與該時鐘信號補碼耦合的第二導線。該傳輸線提供差分時鐘信號給集成電路內的分支電路。將負阻抗傳輸線終端并行地連接到傳輸線上。該負阻抗終端提高時鐘信號的渡越時間和該時鐘信號補碼的渡越時間從而在集成電路內提供高頻率的電路同步。
本發明上述的以及其它的目的、特征和有益效果將在隨后詳細的說明書中變得顯著。
在隨后的權利要求中體現了本發明新穎性特征和令人信服的特性。但是只有當聯系附圖閱讀本發明時，本發明自身以及最佳實施方式、其它的目的和它們的有益之處才能通過參考隨后一個說明性實施例的詳細說明得到最好的理解，其中

圖1說明了根據本發明的一個基本集成電路時鐘分配系統；圖2描述了用于傳輸線的負阻抗終端；圖3說明了根據本發明在一個集成電路內雙導線傳輸線的實現截面圖；以及圖4描述了代表響應輸入的負阻抗器件輸出的圖形。
現參考附圖特別是參考圖1，其上描述了使用雙導線傳輸線的時鐘信號分配系統。這雙導線傳輸線在整個集成電路8內傳導時鐘信號。越過差分傳輸線26同時分配時鐘信號和時鐘信號補碼。
在一個最佳實施例中，這個時鐘信號和時鐘信號補碼在形式上是相同的，但是，該時鐘信號補碼相對于該時鐘信號在相位上被移位180度。差分時鐘實現電路在整個集成電路8內確保低噪聲。
本發明的差分時鐘系統可以通過使用負阻抗終端來補償時鐘信號的衰減。使用時鐘信號的補碼來觸發或引起時鐘信號上的負阻抗。
一般地，在集成電路8內使用一個諸如鎖相環路10的精確的振蕩器來提供一個用于數據傳輸的穩定的時鐘信號。鎖相環路10提供帶有一個低電平時鐘信號的中央緩沖器20。由中央緩沖器20將該低電平時鐘信號放大、調整和分配。
許多電路和技術能夠提供精確的時鐘信號以用于本發明。圖1僅是一種實現方式。
在集成電路8內部，兩條諸如差分傳輸線26的導線傳輸線將中央緩沖器20的輸出分配給諸如分支電路24這樣的分支電路。分支電路24需要同步以便于連同其它數據電路一起進行正確地操作。特別是，當數據必須在分支電路之間傳輸時，同步是一個關鍵因素。
鎖相環路10通過讀出線12接收負反饋。負反饋確保在時鐘信號的目的地處該時鐘信號的合適的精度。將諸如負阻抗電路23這樣的負阻抗元件與差分傳輸線26耦合以有助于時鐘信號的傳輸速度。
在一個最佳實施例中，差分傳輸線26是一條雙導線傳輸線。雙導線傳輸線是一個常用的技術術語，它是由本領域技術人員定義的一個特定的傳輸系統布局。雙導線傳輸線是由兩條平行的隔開均勻距離的導線組成。使用確定的參數或特性以及已知的物理特性使雙導線傳輸線的均勻分離距離最為適宜。相應的物理特性包括傳輸線材料的導電性、周圍介質的絕緣性和時鐘信號的頻率。這些性能要求由傳輸系統實現的導線的分離距離達到最佳。其范圍從5到20微米的雙導線的分離距離提供了可接受的特性以用于1千兆赫時鐘信號的傳播，其中，雙導線中的每條導線具有其范圍從10到30微米的寬度和2微米的厚度。
雙導線傳輸線是一個分布參數網絡。有關雙線系統的計算必須通過使用在整個系統長度上分布的元件來描述。
現參考圖2，其上描述了與差分傳輸線26相連的負阻抗電路。負阻抗元件最好以特定的間隔分布在傳輸線上。根據時鐘信號的衰減計算來確定負阻抗元件的布局。
在一個最佳實施例中，使用可用交叉耦合的P-MOS晶體管替換的交叉耦合的N-MOS晶體管來給差分傳輸線26提供負阻抗。每個負阻抗電路通過減少電流進入“下拉”方式從而拉動時鐘信號變為低電平，并且每個負阻抗電路通過啟動或提供電流進入“上拉”方式從而推動時鐘信號變為高電平。
在整個時鐘分配系統中分布負阻抗終端。所以，貫穿系統的傳輸線的傳輸特性是不同的。但是，本發明的雙導線傳輸線的衰減比慣用系統的低很多。由于負阻抗電路是與傳輸線平行設置的，所以時鐘信號的傳播速度沒有由于負阻抗元件而降低。
在圖2中，所描述的差分傳輸線26是與下拉電路14、負載電路16和中央緩沖器20耦合在一起。在圖2中所描述的圖1的元件與圖1保持相同的參考標號。圖1的負阻抗電路23是由負載電路16和下拉電路14實現的。
下拉電路14由交叉耦合的晶體管32和33組成。標為Clk+的時鐘信號與晶體管32的柵極耦合。標為Clk-的Clk+的補碼的時鐘信號與晶體管33的柵極耦合。在一個最佳實施例中，將來自Clk+波形的Clk-的波形反向并移位180度。圖2劃線的方框18中描述了Clk+和Clk-的基本脈沖串。ClK+和Clk-共同組成一個差分時鐘信號。
一個最佳時鐘信號從高電平到低電平快速、可預測地轉換。由于存在傳輸線電阻、電容和電感使時鐘信號的寄生負載在轉換期間減慢了時鐘信號的上升和下降時間。
下拉電路14提高了Clk+和Clk-信號的尾沿的下降時間，同樣上拉電路16提高了每一信號前沿的上升時間。
在一個最佳實施例中，晶體管32和33交叉耦合零門限電壓N型場效應晶體管(FET)。在時鐘信號轉換期間，晶體管32和晶體管33平行耦合提供負阻抗的差分傳輸線26。在Clk-的前沿轉換期間，將負阻抗施加到Clk+信號上。當Clk-電壓升高超過晶體管33的門限電壓時，激活Clk+導線上的負阻抗。晶體管33導通并為Clk+導線上的信號提供一個到地的低阻抗通路。
在Clk+信號的連續轉換過程中，Clk+信號從低電平移到高電平。在這個轉換中，晶體管32的柵極電壓升高超過它的門限電壓并且晶體管32導通，并將Clk-拉為低電平。在下一個轉換期間，隨著Clk-信號升高，晶體管33導通并且通過晶體管33的電壓超過0并拉動Clk+信號為低電平。
由下拉電路14提供的負阻抗在時鐘信號和該時鐘信號的補碼的下降沿產生一個銳降。該時鐘信號的急劇或突然地轉換減少了與在時鐘分配系統中常有的緩慢的下降時間相關的延遲。
為了將Clk+和Clk-信號從低電平轉換到高電平，晶體管34、36、38和40給時鐘脈沖的前沿提供了一個升壓。交叉耦合的P-型場效應晶體管38和40給正向轉換的時鐘信號提供負阻抗。例如，當Clk+從高電平轉換為低電平以及Clk-從低電平轉換為高電平時，晶體管40截止而晶體管38導通。當Clk+的信號電壓下降得低于晶體管38的門限電壓并且晶體管38導通時，觸發在轉換期間驅動Clk-高電平的負阻抗。晶體管38提供來自電源電壓Vdd的電壓和電流以拉起Clk-信號。
可替換地，當Clk-開始轉換為低電平時，晶體管40導通并且給Clk+導線提供Vdd。在本發明的一個最佳實施例中，使用零門限電壓晶體管來實現負阻抗元件。零門限N-MOS器件的構造對于本領域技術人員來說是公知的。但是，零門限P-MOS晶體管是難于制造的。在本發明中，晶體管34和36提供附加偏壓給P-MOS器件。該附加偏壓將晶體管38和40的有效的門限電壓變為零。
在一個最佳實施例中，將P-MOS器件制造在N阱中。在本發明中，由附加偏壓裝備成P-MOS器件的阱。通過將晶體管的背后管體正向偏壓從而減小晶體管38和40的門限電壓。
本發明的偏壓技術不需要困難的制造過程就可以減小P-MOS器件的門限電壓。本發明可以為N-MOS和P-MOS器件實現零門限電壓以便于構成傳輸線特性。另外，N-MOS晶體管可以構造成不需要施加附加的正向偏壓就可以產生一個零門限電壓電路。可以使用其它負阻抗器件來構成本發明并且其它的負阻抗結構將不會脫離本發明的范圍。
本發明的操作不受電源電壓波動的不利影響。晶體管34和36將電源電壓的1/2作為附加偏壓提供給晶體管38和40。晶體管34和36耦合到差分時鐘信號以便于跟蹤或監視時鐘信號電平。晶體管38和40的柵極電壓耦合到電源電壓Vdd。
由于本質特性，負阻抗器件是不穩定的。在負阻抗元件的轉換特性中最好沒有存儲情況和滯后現象。本發明在N-MOS下拉電路14和P-MOS負載電路16之間使用一個幾何空間以便于在電路激活過程中提供一個時間延遲。這個特性增加了該電路和系統的穩定性。在一個最佳實施例中，將負載電路16和下拉電路14分開1毫米以確保該電路不會并行地鎖住。本發明的零門限電壓晶體管另外還確保負阻抗元件不會鎖住。
在本發明中，在時鐘信號的傳播過程中提供了一個可預測的延遲。當Clk+信號轉換為高電平而Clk-信號轉換為低電平時，隨著觸發差分負阻抗元件，負阻抗元件連續地切換。
參考圖3，其上描述了制造在一個集成電路中的差分傳輸線的截面圖。通過距離S來隔開Clk+和Clk-。每條Clk+導線和Clk-導線都有確定的寬度W。在一個最佳實施例中，接地層50位于差分傳輸線26的下方。絕緣層位于差分傳輸線26的上方。
靠近接地層50到差分傳輸線26的區域是可以用于晶體管的設置的有效位置并能提供隔絕來自其它分支電路產生噪聲的時鐘。在一個最佳實施例中，接地層50和差分傳輸線26被設置在多層(6-8層)互連系統的上面兩層。在不脫離本發明范圍的情況下，絕緣層60可以是一個接地層或電源層。
所說明的傳輸線的結構確保時鐘信號的傳播延遲不依賴于所在集成電路的幾何布局。最重要的，差分傳輸線減小了來自鄰近電路的耦合影響。一般地，來自鄰近電路上的轉換信號產生電容耦合。
圖3中描述的差分傳輸線26比現有技術增強多倍。在單個信號傳輸線上的時鐘信號能在鄰近電路中導致干擾，或鄰近電路能引起與該時鐘信號之間的干擾。本發明大大減少了時鐘信號之間的干擾問題。另外，差分傳輸線26事實上消除了由通用緩沖器所產生的較大開關電流帶來的電源電壓跳動和地線跳動。驅動差分傳輸線26的差分緩沖器從電源層和接地層中抽出恒定電流，并因此而消除了地線跳動問題。
本發明使用其中的時鐘信號延遲和衰減都不依賴于可調變量的雙線傳輸線結構。可調變量能夠改變集成電路內部元件的阻-容特性。例如，在制造內層絕緣層時，其厚度一般是可變的。其結果，芯片與芯片之間其裝配元件的電阻和電容不同。在本發明中，傳輸線延遲是由導電介質中的信號群速確定而不通過可調變量來確定。這樣允許定時和電路響應的更大的可預測性。另外，時鐘信號的群速不依賴于電路的幾何形狀。群速是由周圍絕緣介質中的光速來確定的。
通常，為了減小集成電路內的延遲，將緩沖器插入時鐘分配網絡。由于緩沖器結構中可調變量的結果可以使時鐘信號偏離。緩沖器在溝道長度中有變化，該變化使得緩沖器對改變溫度和電源電壓敏感。緩沖器能造成隨機抖動和時鐘信號的偏離。本發明消除或大大減小了對緩沖器的需求。因此，事實上，本發明消除了在集成電路中常遇到的溫度和電壓的靈敏度。另外，通過本發明可以免去為補償可調變量而在緩沖器內插設計中所做出的巨大努力。
通常，由于電流流向的快速改變，時鐘緩沖器在集成電路內部可以導致“di/dt”噪聲。產生差分時鐘信號的差分信號緩沖器與慣用的緩沖器相比，它大大減小了噪聲特征。在差分信號系統中產生的噪聲比標準布局中的少幾個數量級。由于電源層和接地層的抵消效應，一個適當設計的差分信號緩沖器能產生近似為零的“di/dt”電流。
現有技術中，在作為時鐘線穿過其它信號線的集成電路時鐘分配系統中，在垂直面的導線交接處產生明顯的能量耦合。當所使用的時鐘頻率超過1千兆赫時，現有技術特別容易受到耦合現象的影響。本發明主題的差分時鐘分配系統提供了電容接近為零的凈耦合。當時鐘信號的耦合電流變為正值時，時鐘信號的補碼的耦合電流變為負值。來自具有方向相反而幅度相同的兩個時鐘信號的凈耦合效應為零。
使用差分線的時鐘分配同樣可以有效地使用負阻抗器件來增加時鐘信號的上升和下降時間。在本發明中，由于晶體管門限的變化使得可調變量能夠影響時鐘信號的幅度。但是，這個時鐘脈沖的前沿斜度或上升時間不受可調變量的影響。
在本發明中，負阻抗器件最好以平行結構附加到傳輸線中因而不會分離傳輸通路的連續性。需要緩沖器插入的現有技術分割傳輸線并且將緩沖器與傳輸線平行放置。斷開傳輸線進一步導致傳播延遲以及不確定性。本發明確保在整個集成電路中一個恒定的信號幅度而不必使用串聯結構的緩沖器。
參考圖4，上面描述了響應輸入電壓的負阻抗元件的輸出電壓曲線圖。負阻抗元件的傳輸特性與鎖存器的特性相同。在圖上描述了互補金屬氧化物半導體(CMOS)鎖存器的傳輸特性。雙倒相器鎖存器的特性是具有能夠保持存儲器值的兩個穩定工作點41和42，以及一個不穩定工作點44。相反，如圖4中所描述的，負阻抗元件的傳輸特性是一條直線。本發明中的負阻抗元件沒有存儲能力。
本發明具有其它可用于正弦波和數字脈沖的應用。由于有零門限電壓器件的使用，使得本發明已經證明能有效地用于低電壓操作。
本發明的一個最佳實施例分配了一個2千兆赫的時鐘信號。由接收電路將這2千兆赫的時鐘信號就地分頻并將其中一個1千兆赫信號就地提供給邏輯電路。就地分頻這信號可以使接收邏輯電路使用這個時鐘信號。盡管在本發明中最好使用2千兆赫時鐘，但是實現本發明，這2千兆赫時鐘不是必須的。2千兆赫時鐘為接收電路提供了50％的占空度。所以，通過本地分頻器可以加速時鐘的轉換。
本發明給接收電路提供了最佳的時鐘波形。本發明分配了具有大體上為矩形脈沖的時鐘信號。這個最佳的矩形脈沖提供了從1到50微秒、一般為2伏的高電平以及從500微秒到1毫微秒、接地的低電平。
假設由于本發明的分配系統使時鐘信號變得有些輕微變形，2千兆赫時鐘信號允許邏輯電路將這個時鐘信號就地分頻為兩個并且將該時鐘信號恢復為最佳形狀。工作在頻率超過1千兆赫的常用時鐘信號分配系統，在傳送到分支電路之前，其時鐘形狀就發生嚴重的變形。
總的來說，本發明提供了一種能夠有效地傳送頻率超過1千兆赫信號的雙線時鐘信號傳輸線系統。該系統提供了不依賴于制造可調變量的傳播速度。時鐘信號的延遲主要依賴于傳輸線介質中的傳播速度。使用雙導線傳輸線，可以使傳播速度同樣不依賴于分配結構并且實際上不受干擾的影響。
在本發明中，傳輸線上的終端和負載都有負阻抗。負阻抗終端減小了衰減特性并且增加了傳輸線上信號的開關時間。
在參考最佳實施例已經對本發明進行了展示和描述的同時，本領域技術人員將可以理解，在不脫離本發明的實質和范圍的情況下，可以做各種形式上和細節上的變形。
權利要求
1．一種用于在具有高頻時鐘的集成電路中同步電路操作的系統，所述系統其特征在于包括用于提供一個時鐘信號的振蕩器，所述時鐘信號有若干個高電平和低電平之間的轉換；提供所述時鐘信號的補碼的時鐘信號補碼；在所述集成電路內的雙導線傳輸線具有第一導線和第二導線，所述第一導線與所述時鐘信號耦合，所述第二導線與所述時鐘信號補碼耦合，所述雙導線傳輸線用于將所述時鐘信號和所述時鐘信號補碼傳播到所述集成電路內部的分支電路中；并且若干個終端與所述第一導線和所述第二導線耦合，所述若干個終端給所述第一導線和所述第二導線提供負阻抗以用于增加時鐘信號渡越時間和時鐘信號補碼的渡越時間，并在所述集成電路內部提供高頻電路同步。
2．根據權利要求1的用于同步電路操作的系統，其特征在于所述負阻抗終端進一步包括零門限電壓器件。
3．根據權利要求1的用于同步電路操作的系統，其特征在于所述負阻抗終端包括上拉電路和負載電路。
4．根據權利要求1的用于同步電路操作的系統，其特征在于所述負阻抗終端是交叉耦合N-MOS器件。
5．根據權利要求1的用于同步電路操作的系統，其特征在于所述負阻抗終端是交叉耦合P-MOS器件。
6．根據權利要求5的用于同步電路操作的系統，其特征在于所述交叉耦合P-MOS器件是由附加的偏置電壓偏置。
7．根據權利要求1的用于同步電路操作的系統，其特征在于所述雙導線傳輸線是一條雙線傳輸線。
8．根據權利要求1的用于同步電路操作的系統，其特征在于所述集成電路是由頂層和底層所組成，以便于所述雙導線傳輸線可以被制造在所述的頂層。
9．根據權利要求1的用于同步電路操作的系統，其特征在于接地層被直接制造在所述雙導線傳輸線的下面。
10．根據權利要求1的用于同步電路操作的系統，其特征在于該系統進一步包括一個與所述雙導線傳輸線和所述振蕩器耦合的緩沖器。
11．根據權利要求1的用于同步電路操作的系統，其特征在于所述負阻抗終端與所述雙導線傳輸線平行耦合。
12．根據權利要求1的用于同步電路操作的系統，其特征在于所述時鐘信號補碼由所述時鐘信號反向和移位180度。
13．根據權利要求1的用于同步電路操作的系統，其特征在于所述時鐘信號具有1千兆赫的頻率。
14．根據權利要求1的用于同步電路操作的系統，其特征在于所述時鐘信號具有2千兆赫的頻率。
15．根據權利要求1的用于同步電路操作的系統，其特征在于進一步包括一個將所述時鐘信號分頻以供所述分支電路使用的分頻器。
16．根據權利要求1的用于同步電路操作的系統，其特征在于所述第一導線和第二導線均勻地被一個最佳距離所分開。
17．根據權利要求1的用于同步電路操作的系統，其特征在于所述第一導線和第二導線有一個被控制的特性阻抗。
全文摘要
本發明公開了一種用于具有高頻時鐘的集成電路內部的同步電路操作的系統。該系統包括用于提供時鐘信號和時鐘信號補碼的振蕩器。使用雙導線傳輸線來分配時鐘信號。該雙導線傳輸線具有與所述時鐘信號耦合的第一導線和與時鐘信號補碼耦合的第二導線,并將差分時鐘信號提供給所述集成電路內的分支電路。將負阻抗傳輸線終端平行與所述傳輸線相連。該終端增加了時鐘信號的渡越時間和時鐘信號補碼的渡越時間,以便于在集成電路內提供高頻率的電路同步。
文檔編號H01L21/70GK1224278SQ98126009
公開日1999年7月28日 申請日期1998年12月22日 優先權日1998年1月23日
發明者U·S·高沙爾 申請人:國際商業機器公司