專利名稱：具有不均勻局部位線的分級位線結構的半導體存儲器的制作方法
技術領域：
本發明涉及諸如動態隨機存取存儲器(DRAM)的一種半導體存儲器，特別涉及一種具有主位線和局部位線的分級位線結構的半導體存儲器。
近年來開發了分級或“分段”位線結構以便增加存儲器芯片的集成密度。這種結構允許減少用于給定數量存儲單元的消耗空間的讀出放大器的數量，并由此減小芯片尺寸或增加用于給定尺寸芯片的存儲器容量。
在傳統的分級位線結構中，存儲單元陣列的每個列包括一定數量直接連接到存儲單元上的等長局部位線(LBL)和由設置在比局部位線較高制造層上的高導電率金屬組成的主位線(MBL)。例如，每個局部位線可以被連接到數百個存儲單元上。每個主位線可以被直接連接到讀出放大器上并可選擇地經過一定數量的開關耦合到一個公共列中的一定數量的局部位線上。為了訪問(讀、寫或刷新)連接到特定局部位線上的的存儲單元，閉合將所述位線連接到主位線上的開關，同時打開在所述列中的其它開關。
圖1示出了現有技術中利用分級位線結構的半導體存儲器的存儲體(memory bank)10。所述存儲體被分成例如是從MAa到MAd的存儲單元子陣列和一定數量的諸如是12j、12j+1、12j+2的讀出放大器存儲單元。在所示的結構中，每個讀出放大器存儲體內的讀出放大器SAi被設置在共享結構中，從而使得每個讀出放大器以時分復用的方式放大來自存儲單元兩側的信號。每個子陣列具有N列C1-CN，但是，由于讀出放大器被共享，所以，每個SA存儲體具有N/2個讀出放大器。每個讀出放大器，例如是存儲體12j+1的SA2被連接到由真主位線MBL和互補主位線MBL(非)組成的主位線對的每側上。在這個例子中，每個真主位線MCL被連接到4個等長L的真局部位線LBL1-LBL4上，和每個互補主位線MBL(非)被連接到4個互補局部位線LBL1(非)到LBL4(非)上。讀出放大器放大主位線對之間的電壓差--一個主位線被用于攜帶基準電壓，而另一個主位線攜帶通過激活所選擇的存儲單元MC而傳輸給它的單元信號。根據所述行地址激活第j行的字線WLj以對所選擇的存儲單元進行訪問。作為折合位線結構，所示的結構是已知的，其中，真和互補位線彼此靠近并排運行。如果使用一個開放位線結構，則互補主位線將駐留在讀出放大器的相對側作為真主位線。
多個FET開關S中的每一個被耦合在相應局部位線的端部和用于耦合對應主位線的接點P之間。通過利用控制線231-234上的適當控制電壓閉合相應的開關S和打開相應列中其它開關以尋址耦合到特定局部位線上的存儲單元。
通常，位線電容與位線長度成正比。但是，位線長度受到可以被接受的最大位線電容的限制。最大電容是由可允許的傳感裕度和功耗確定的。利用分級位線結構，由于局部位線被直接耦合到有效分布給局部位線電容的存儲單元而主位線沒有被直接耦合到所述單元上，所以，每單元長度的主位線電容小于每單元長度局部位線的電容。由此，對于一個給定列長度，總電容可能明顯小于不分級的布局(即只有一層位線的布局，其中的每個位線延伸到整個列長度并直接耦合到存儲單元)。因此，通過使用分級結構，對于具有規定數量存儲單元的芯片，只需要少量的消耗空間的讀出放大器。即，這種結構允許耦合到多個局部位線和一個長主位線上的每個讀出放大器可以被用于多個單元，借此以減少每個芯片的讀出放大器數量。如果分配給開關S和附加控制電路的區域沒有超過由于減少讀出放大器的數量而節省的區域，那么，可以實現更小的芯片尺寸。
圖2示出了上述分級位線結構的一個變化。所示結構在后面將被稱之為“混合”型分級結構。圖2示出了只有兩個局部位線對(LBL1,LBL1(非))和(LBL2,LBL2(非))被設置在相關讀出放大器SAi每一端上的情況。在存儲單元子陣列的每個列Ci中，最接近所述讀出放大器的局部位線、即LBL1和LBL1(非)被連接到相應開關251的漏極和源極，所述開關的其它端在電路節點63處被直接連接到讀出放大器電路。這個電路節點63通常與將讀出放大器電連接到相應主位線MBL或MBL(非)上的電路節點相同。開關252被耦合在每個遠側局部位線LBL2或LBL2(非)和在節點d處的相應主位線之間。間隙g使LBL1和LBL2、LBL1(非)和LBL2(非)彼此分開。為了對耦合到LBL1或LBL1(非)上的存儲單元MC進行訪問，開關251導通，開關252截止，或相反以訪問耦合到遠側局部位線LBL2或LBL2(非)。由此，耦合到遠側局部位線上的存儲單元被可操作地經過所述遠側局部位線和主位線耦合到讀出放大器上，同時，耦合到近側局部位線上的的這些單元只經過近側局部位線耦合到所述讀出放大器上。此后。圖2所示的結構被稱之為混合結構。假如在讀出放大器的每側使用兩個以上的局部位線對，那么，連接耦合到近側局部位線LBL1和LBL1(非)的存儲單元的路徑只由局部位線組成，同時將這些讀出放大器連接到所述列中的其它存儲單元的路徑由和相應局部位線串聯的主位線組成。
本發明的目的就是要提供一種具有分級位線結構的半導體存儲器，在該分級位線結構中，設置在任一給定列中的局部位線被耦合到不同數量的存儲單元上，以便就任一存儲單元來講使總位線電容均衡，由此改進與所述存儲器相關的數據保存時間。
在一個解釋性的實施例中，根據本發明的半導體存儲器包括多個行和列，其中，每個列具有一個可操作地與主位線耦合的讀出放大器。在每個列中設置有多個局部位線，其中的每一個局部位線都被耦合到多個存儲單元上，并且與主位線垂直間隔開和可選擇地耦合到所述讀出放大器。在所述列中至少有一個局部位線被可選擇地經過主位線耦合到讀出放大器。至少是在這個列中的第一個局部位線被耦合到至少是與該列中的第二個局部位線不同數量的存儲單元上。
最好使用混合型分級位線結構，在這種結構中，近側局部位線經過一個開關被直接耦合到所述讀出放大器上，在這個列中的一個或多個遠側局部位線被可操作地經過主位線耦合到所述讀出放大器。對于這個實施例，近側局部位線被耦合到比所述列中其它局部位線更多的存儲單元上。
圖1簡要地示出了使用分級位線結構的現有技術半導體存儲器的一部分；圖2簡要地示出了具有使用混合結構的分級位線結構的現有技術半導體存儲器的一部分；圖3描述了根據本發明半導體存儲器的一部分；圖4示出了根據本發明使用共享讀出放大器和折合位線的半導體存儲器的存儲體；圖5示出了可以在這里所披露的半導體存儲體內可使用的讀出放大器電路；圖6示出了本發明在讀出放大器的單一側上使用兩個以上局部位線對的另一個實施例；和圖7示出了本發明使用共享讀出放大器和開放位線的的一個實施例。
本發明涉及一種用于半導體存儲器的經過改進的分級位線結構。本發明提供一種途徑去均衡總位線電容，借此改進與在所述陣列中存儲單元相關的保存時間。為了討論的目的，將從一DRAM芯片的角度描述本發明的范例性實施例。但是，本發明具有廣泛的應用。僅僅通過舉例的方式，本發明可以被應用于諸如EDO-DRAM、SDRAM、RAMBUS-DRAM、SLDRAM、MDRAM、SRAM、閃速RAM、EPROM、EEPROM、屏蔽ROM或歸并DRAM邏輯(嵌入式DRAM)。
為了提供本發明技術的基本原理，再次參看圖2所示現有技術的混合型存儲器。耦合到LBL1的多個單元的總位線電容就是LBL1的局部位線電容，即“CLBL1”。耦合到LBL2的多個單元的總位線電容是LBL2的局部位線電容加上所述主位線電容，即“CLBL2+MBL”。因此，在讀出期間的平均功率損耗低于標準的分級結構(如圖1所示的非混合型結構)。但是，現有技術混合結構具有如下問題對一階來說，存儲單元的數據保存時間“tret”與1/CBL成正比，其中，CBL是總位線電容。由此，由于總位線電容CLBL2+MBL大于CLBL1，所以，耦合到LBL2的所述單元的數據保存時間、即“tretLBL2+MBL”小于耦合到LBL1的單元的數據保存時間tretLBL1。芯片的保存時間沒有被限定為這兩個保存時間之和的1/2，而是被限定得小于這兩個保持時間、即tretLBL2+MBL。因此，用于耦合到LBL2的單元的較小的保持時間降低了用于芯片的整個保存時間。根據本發明，在主位線內至少提供了不同長度的兩個局部位線。如所述，局部位線的電容是受主位線影響的。通過主位線的電容分布是根據所述主位線內一局部位線的分配變化的。提供至少兩個具有不同長度的局部位線來抵消由所述主位線分布給不同局部位線的電容差。結果是局部位線之間電容的變化被減少，從而導致在不同局部位線的單元中更加均勻的保持時間。
參看圖3，該圖示出了本發明的一個實施例。如圖所示，遠側局部位線LBL2包括長度短于近側局部位線LBL1的長度L1的長度L2。即，近側局部位線LBL1被耦合到比遠側局部位線LBL2更多的存儲單元MC上。(如這里所使用的，術語局部位線的“長度”涉及被耦合到存儲單元上的局部位線在列方向上的距離，并不涉及從最后一個存儲單元到內部連接點的附加寫長度。因此，這里限定，具有比另一個LBL更長長度的LBL將被耦合到更多相同尺寸的存儲單元上)。
通過舉例，估計與位線結構18相關的保存時間的改進，假設長度L1和L2被指定用于均衡耦合到LBL1和LBL2的單元的總位線電容。對于這種情況，如果每個單元的LBL電容是CLBL/單元=0.23fF，和如果每個單元的MBL電容是CMBL/單元=0.11fF，那么，用于優化CLBL1等于CLBL2+MBL情況下最佳保存時間的LBL長度關系由下式確定0.23*L1=0.11*L1+0.23*L2(1)從中導出L1=1.9L2 (2)所以，LBL1所耦合的存儲單元數量是LBL2所耦合存儲單元數量的1.9倍。
在數據保存時間方面的估計改進是tret(新途徑)/tret(標準途徑)=CLBL2+MBL(標準途徑)/CLBL2+MBL(新途徑)=(0.23+0.11)*0.5(L1+L2)/(0.23*0.66(L1+L2))=1.12 (3)因此，在這個例子中，和圖2所示的現有技術混合途徑比較，圖3所示的位線結構18在數據保存時間方面的改進是增強了12％。
位線結構18在遠側位線開關252向接近讀出放大器SAi運動方面不同于圖2所示的結構。開關252中的每一個被設置在相關主位線MBL或MBL(非)和讀出放大器內的連接節點之間。開關252的打開使主位線對與讀出放大器脫離連接，允許通過閉合的開關251訪問耦合到LBL1或LBL1(非)的單元。將開關252置于讀出放大器附近的這種設置去除了來自存儲單元陣列區域的所有開關(在如圖3所示每個主位線兩個局部位線的情況下)。
參看圖4，這里示出了本發明一個使用折合位線和共享讀出放大器的實施例。這里所披露的發明主題的這個和其它實施例例如可以是DRAM芯片的一部分。存儲體20包括讀出放大器(SA)存儲體，例如27i-1,27i,27i+1具有設置在交錯結構中的讀出放大器和具有不相等長局部位線以便如上所述改善數據保存時間。在相關讀出放大器近側上的每個局部位線LBL1L或LBL1R的長度L1都長于在相關讀出放大器遠側上局部位線LBL2L或LBL2R的長度L2，以便均衡總位線電容和數據保存時間。(在圖4中，下標“L”被用于涉及相關讀出放大器的左手側，而下標“R”被用于涉及右手側)。
在所示的結構中，讀出放大器在兩側中任一側上的存儲器子陣列之間被逐列插入和共享以便保存芯片上的空間。例如，SA存儲體27i的讀出放大器SA2放大和刷新分別經過局部位線對LBL1L和LBL1L(非)直接來自存儲器子陣列MAb中存儲單元或經過LBLL和LBLL(非)來自局部位線對LBL2L和LBL2L(非)的單元信號。LBL1L其它側上開關251的源極或漏極連接到SA2內公共電路節點63處的開關252的源極或漏極上(其中，開關252的其它側連接到MBLL)。耦合到LBL1R的開關251和耦合到MBLR的開關252還連接到公共電路節點63。開關251閉合以訪問耦合到LBL1L的單元，而開關252打開，并與上述相反地訪問耦合到LBL2L的單元。利用現有技術中公知的控制電路根據行地址選擇性地激活控制線231到234以打開或閉合所希望的開關251和252。字線如在第i行中字線WLi被以傳統方式選擇的激活以便激活需要被訪問的特定存儲單元MC。SA2相對側上、即存儲器子陣列MAc中的存儲單元以相同方式或者直接經過局部位線LBL1R、LBL1R(非)和開關251被訪問，或者分別經過MBLR和MBLR(非)通過LBL2R、LBL2R(非)和開關252被訪問。讀出放大器被以逐列方式插入，所以，例如，子陣列MAa和MAb奇數列C1、C3等中的存儲單元被經過SA存儲體27i-1進行訪問；SA存儲體27i被用于訪問MAa和MAb的偶數列，SA存儲體27i+1被用于訪問MAc和MAd的奇數列，等等。
圖5簡要地示出了在列Ci的共享的多個讀出放大器SAi中的一個讀出放大器內的范例電路。在鎖存電路54的每一側，都駐留有一對多路轉換開關531L、532L或531R、532R，用于分別響應控制信號MUXL或MUXR選擇所述讀出放大器相應左側或右側上的存儲器子陣列MAa或MAb。控制信號CTLp控制鎖存電路54的P-鎖存部分，而控制信號CTLN控制N-鎖存部分。均衡電路55L和55R分別被耦合在MUX開關53和存儲器子陣列MAa和MAb之間。控制線56以傳統方式傳輸給每個均衡電路55L、55R予充電和控制電壓。列選擇開關(未示出)也是讀出放大器電路的一部分，用于以傳統方式根據所述列地址選擇所希望被訪問的列。LBL選擇開關251和252中的每一個被如圖所示靠近每一個均衡電路55L和55R被連接到電路點63上。每個開關252的其它側(源極或漏極)經過孔連接V1連接到相應的主位線上。類似的，每個開關251的相對側經過孔連接V2連接到相關的局部位線上。(開關251和252被設置在園片級處而局部位線和主位線被設置在較高制造級上，--需要經過孔連接的級間連接以便將所述開關連接到位線上)。
圖6示出了本發明另一個被指定為100的實施例，它在讀出放大器SAi的單一側上使用兩個以上的局部位線對。在這個例子中，使用了4個局部位線對LBL1、LBL1(非)到LBL4、LBL4(非)。最靠近讀出放大器的局部位線、即LBL1、LBL1(非)的長度為L1，而其它局部位線中的每一個的長度為L2。可以指定L1和L2之間的關系，以使所有存儲單元的總位線電容相同。用于連接到LBL1的單元的總位線電容就是LBL1的局部位線電容，而用于連接到LBL2到LBL4中任何一個的單元的總位線電容是那個局部位線的電容加上主位線的電容，這對于所有這樣的存儲單元都是一階相同的。另外，與上述每個主位線兩個局部位線情況下的保存時間相比，通過使LBL1和LBL1(非)的長度長于其它的局部位線，可以使數據保存時間大量增加。
在圖6所示的實施例100中，局部位線251到254分別控制對耦合到局部位線對LBL1、LBL1(非)到LBL4、LBL4(非)的存儲單元的訪問。一對附加開關35被加入在每個主位線和讀出放大器中相應連接點63之間。當開關251閉合時這些開關被打開以對耦合到LBL1或LBL1(非)的單元進行訪問，這些開關被閉合以對耦合到其它LBL的單元進行訪問。蘊含的開關35受控制線36上的控制電壓控制。開關35用于在訪問耦合到LBL1或LBL1(非)的單元時消除主位線電容的影響。
現在參看圖7，這里示出了本發明的再一個實施例，該實施例使用分級混合型開放位線結構。在這個實施例中，與上述實施例相同，在任一給定列中的局部位線具有不等的長度。在開放位線結構中，真/補位線對并不在每個讀出放大器的相同側上彼此并排排列。而是一個位線對的真位線在相關讀出放大器的一側上運行，而該位線對的互補位線在該相關讀出放大器的相對側上運行。當試圖訪問耦合到真位線上的單元時，相對側上的互補位線被用于向所述讀出放大器提供予充電基準電壓，借此，該讀出放大器執行真和互補線之間電壓差的差動放大。類似的，當試圖訪問耦合到互補位線上的單元時，所述真位線被用于向所述讀出放大器提供予充電基準電壓。
在圖7所示的實施例中，可以是DRAM芯片一部分的存儲體200例如包括諸如其中的每一個都安置在兩個存儲器子陣列MAa-MAb之間的42j-1到42j+1的讀出放大器存儲體。諸如SA存儲體42j的SA2的讀出放大器在其左側上連接到開關對251和252上，其中，開關251與局部位線LBL1L串聯連接和開關252與在節點d處直接連接到局部位線LBL2上的主位線MBL串聯連接。開關251和252在讀出放大器內的電路節點63處被連接。類似的，在SA2的右側上，局部位線LBL1(非)經過開關251被直接連接到讀出放大器，和LBL2(非)被經過主位線MBL(非)和開關252可操作地連接到所述讀出放大器。例如，為了對耦合到子陣列MAb的LBL1上的列C2中的存儲單元進行訪問，激活用于那個單元的字線，閉合在SA2兩側上的開關251，打開在SA2兩側上的開關252。實現兩種相反的開關狀態以對耦合到LBL2或LBL2(非)上的單元進行訪問。LBL1和LBL1(非)的長度L1長于LBL2和LBL2(非)的長度L2，以便類似于上述折合位線結構實現存儲器數據保存時間的增加。除了省略了多路轉換開關和只需要一個均衡電路以外，所述讀出放大器電路與上述參考圖5所述類似。
與上面結合圖6所討論的折合位線實施例類似，通過在讀出放大器的每側上使用每個主位線兩個以上局部位線、例如每個MBL四個LBL可以對圖7所示的開放位線結構進行修改。
本發明還可以被應用于諸如閃速RAM中具有使用基準單元讀出放大器的存儲單元陣列。在這種情況下，所述位線不以真/補對的形式配置。而是讀出放大器內的基準單元提供一個均衡(基準)電壓，(當訪問耦合到真單元的單元時)互補線將按另一種方式提供所述均衡電壓或(當訪問耦合到互補位線時)所述真位線將按另一種方式提供所述均衡電壓。因此，對于這種情況，除公共讀出放大器相對側上的MBL和LBL不是以對的形式工作而是單獨工作以外，所述存儲器陣列可以被看成基本與圖7所示相同。另外，對于所設計使用的基準單元來講，在讀出放大器電路內使用了多路轉換開關以選擇與存儲單元訪問相關的讀出放大器的左側或右側。當這種情況被用于上述討論的折合或開放位線結構時，對于使用基準單元的存儲器，耦合到任一給定讀出放大器上的局部位線具有不等的長度，即遠側局部位線短于近側局部位線，以便改善數據保存時間。
在本發明利用上述可應用于混合型分級結構的實施例進行描述的情況下，本發明還可以應用于類似圖1所示的非混合型分級結構。再次參看圖1，所示的現有技術結構可以根據本發明使用用于比用于其它局部位線距離所述讀出放大器最遠的局部位線LBL4和LBL4(非)的不同長度進行修改。由于在一個列中的主位線MBL沒有直接在LBL4的頂部運行，所以，最后局部位線LBL4比在相同列中其它局部位線具有每個單元長度不同的位線電容。因此，通過改變LBL4的長度，耦合到LBL4的存儲單元的總電容相對于其它存儲單元可以基本均衡，借此改善了整個存儲器的保存時間。
根據前面的描述，這里披露了一種用于半導體存儲器并且和現有技術相比較提供了數據保存時間改進的新分級位線結構。這種改進是利用不等長局部位線相對所有存儲單元提供更加均勻的總位線電容實現的。上面的描述具有很多細節，這些細節不構成對本發明范圍的限制，而僅僅是作為對最佳實施例的解釋。本專業技術領域內的普通技術人員可以預見包括在權利要求書所限定的本發明精神和范圍內的很多其它可能的變化。
權利要求
1．一種具有多個行和列的半導體存儲器，包括在每個列中的至少一個讀出放大器；可操作地耦合到所述讀出放大器上的一個主位線；設置在每個列中的多個局部位線，其中的每一個都被耦合到多個存儲單元上并與所述列中的主位線垂直隔開和可選擇地耦合到所述讀出放大器上，從而至少有一個局部位線正在被選擇性地經過所述主位線連接到所述讀出放大器上；其中，至少是第一個局部位線被耦合到與至少是第二個局部位線不同數量的所述存儲單元上。
2．根據權利要求1所述的半導體存儲器，其中每列的局部位線包括經過第一開關選擇性地直接耦合到所述讀出放大器上的一近側局部位線，和經過所主位線和第二開關選擇性地耦合到所述讀出放大器上的一遠側局部位線；其中，所述近側局部位線被耦合到與遠側局部位線不同數量的存儲單元上，并在相應存儲單元上的所述列方向中具有與所述遠側局部位線不同的長度。
3．根據權利要求2所述的半導體存儲器，其中所述近側局部位線被耦合到比遠側局部位線更多的存儲單元上，并具有在相應存儲單元上的所述列方向上比遠側局部位線更長的長度。
4．根據權利要求2所述的半導體存儲器，其中每個列中的所述多個局部位線包括一個近側局部位線和一個遠側局部位線，其中的每一個都可操作地耦合到在其一側上的相關讀出放大器上。
5．根據權利要求2所述的半導體存儲器，其中所述的第二開關被偶合在至少部分主位線和所述讀出放大器之間。
6．根據權利要求1所述的半導體存儲器，其中每個讀出放大器以共享結構的形式安置。
7．根據權利要求1所述的半導體存儲器，其中每個列包括耦合到至少一個真局部位線上的真主位線，和耦合到至少一個互補局部位線上的互補主位線。
8．根據權利要求7所述的半導體存儲器，其中真和互補主位線和局部位線以折合位線結構的形式安置。
9．根據權利要求7所述的半導體存儲器，其中真和互補主位線和局部位線以開放位線結構的形式安置。
10．根據權利要求1所述的半導體存儲器，其中選擇所述不同數量的存儲單元，以使存儲器中所有存儲單元的總位線電容基本均衡。
11.根據權利要求1所述的半導體存儲器，其中每個列中的局部位線包括經過第一開關選擇性地直接耦合到所述讀出放大器上的一個近側局部位線，和經過所述主位線和多個輔助開關選擇性地耦合到所述讀出放大器上的多個遠側局部位線。
12．根據權利要求11所述的半導體存儲器，其中所述多個輔助開關包括在所述主位線和所述讀出放大器之間耦合的第二開關，和多個局部位線開關，其中的每一個局部位線開關耦合在相關遠側局部位線和所述主位線之間。
13．一種具有多個行和列的半導體存儲器，包括在每個列中的至少一個讀出放大器；可操作的耦合到該讀出放大器的一主位線；設置在每個列中的多個局部位線，其中的每一個被耦合到多個存儲單元上并與所述列中的主位線垂直間隔和可選擇地耦合到所述讀出放大器上，所述多個局部位線包括經過在其間耦合的第一開關選擇性地耦合到所述讀出放大器上的一個近側局部位線，以及經過所述主位線和在所述主位線和所述讀出放大器之間耦合的第二開關選擇性地耦合到所述讀出放大器上的至少一個遠側局部位線；其中，所述近側局部位線被耦合到比所述的至少一個遠側局部位線中的任何一個都多的存儲單元上。
14．根據權利要求13所述的半導體存儲器，其中所述的至少一個讀出放大器以共享結構形式安置在它每一側上的存儲單元子陣列之間，和具有在其每一側上以折合結構的位線對主和多個局部位線對。
15．根據權利要求13所述的半導體存儲器，其中所述的至少一個讀出放大器被以共享結構形式安置在其每一側上的存儲單元子陣列之間，并且，具有在其每一側上以開放位線結構的主和局部位線。
16．根據權利要求13所述的半導體存儲器，其中每個主位線被直接耦合到一個單個的遠側局部位線上。
17．根據權利要求13所述的半導體存儲器，其中選擇所述多個存儲單元，以使所述存儲器中所有存儲單元的總位線電容基本均衡。
18．一種具有多個行和列的半導體存儲器，包括在每個列中的至少一個讀出放大器；可操作地耦合到所述讀出放大器上的一個主位線；設置在每個列中的多個局部位線，其中的每一個都被耦合到多個存儲單元上并與所述列中的主位線垂直間隔，和可選擇地耦合到所述讀出放大器，所述多個局部位線包括可選擇地經過在其間耦合的第一開關耦合到所述讀出放大器上的一個近側局部位線，和多個遠側局部位線，其中的每一個可選擇地經過所述主位線和多個輔助開關耦合到所述讀出放大器上；所述多個輔助開關包括在所述主位線和所述讀出放大器之間耦合的第二開關和在每個遠側局部位線和所述讀出放大器之間耦合的一局部位線開關；其中，所述近側局部位線被耦合到比所述多個遠側局部位線中的每一個更多的存儲單元上。
19．根據權利要求18所述的半導體存儲器，其中選擇所述多個存儲單元以使所述存儲器中所有存儲單元的總位線電容均衡。
20．根據權利要求18所述的半導體存儲器，其中包括的主和局部位線以開放或折合位線結構的形式安置。
21．一種具有多個行和列的半導體存儲器，所述存儲器包括在一個列中的一個主位線，所述主位線包括在其中設置的多個局部位線，其中，所述多個局部位線中的至少兩個具有不同的長度。
全文摘要
一種有分級位線結構的半導體存儲器,包括在較低制造層上并耦合到存儲單元的局部位線,和在較高層上且其中的每一個耦合到相關讀出放大器上的主位線。設在任一給定列中的局部位線耦合到不同數量的存儲單元上,即局部位線在存儲單元上有不同長度。最好用混合結構,其中一列中的一局部位線經過開關直接耦合到相關讀出放大器上,同時,該列中的其它局部位線經過主位線可操作地耦合到讀出放大器上。最好選擇不同的局部位線長度,使任何存儲單元的總位線電容基本均衡,以改善存儲器的時間保存時間。
文檔編號H01L27/10GK1218960SQ98120719
公開日1999年6月9日 申請日期1998年9月25日 優先權日1997年9月30日
發明者格哈德·米勒, 海因茨·霍尼格施密德 申請人:西門子公司