專利名稱：半導體襯底的處理方法和半導體襯底的制作方法
技術領域：
本發明涉及半導體襯底的處理方法和半導體襯底，特別是涉及防止了來自襯底邊緣部的塵粒的半導體襯底的處理方法和半導體襯底。
在SOI(絕緣體上的硅silicon on insulator)襯底上形成了半導體元件的SOI器件具有結電容減小、元件間分離耐壓提高等的與體(bulk)器件相比的優點，但也存在以下說明的那種SOI器件固有的問題。
圖40示出SOI襯底10的剖面圖。SOI襯底10在硅襯底1的上主面內具有按順序層疊了埋入氧化膜2和單晶硅層(以后稱為SOI層)3的結構。而且在單晶的硅襯底1的邊緣部和下主面上形成了多晶硅層4。該多晶硅層4用于吸取(gettering)在晶片的制造過程或晶體管的晶片工藝中進入的重金屬等的污染物質，將這樣的具有多晶硅層的結構稱為多晶背敷結構(PBC結構)。
在SOI襯底的制造方法中，有SIMOX(注入氧分離separation byimplanted oxygen)法及鍵合(bonding)法等，以下采用以SIMOX法制造的SOI襯底(SIMOX襯底)作為例子進行說明。
SIMOX法是在單晶硅襯底中，例如以0.4×1018/cm2～3×1018/cm2的劑量注入了氧離子后，通過在約1350℃的溫度下進行退火來得到SOI結構。
圖41中示出SOI襯底10的邊緣部的局部詳細圖。再有，在以后的說明中，將半導體襯底區分為上主面(形成半導體元件的一側)、其中央部(包含有源區的部分)、把中央部的周邊部和側面部合在一起的邊緣部以及下主面來稱呼。
圖41是示出圖40中示出的區域X的細節的圖，其中示出了埋入氧化膜2、SOI層3和多晶硅層4相交的部分。如圖41所示，由于在邊緣部處成為曲率大的曲面，故在從垂直方向進行的氧離子的注入時，氧離子變為傾斜地注入，有效的注入能量降低。結果，在邊緣部處埋入氧化膜2和SOI層3的厚度變薄，SOI層3成為容易剝離的結構。
除此以外，在SOI器件的制造過程中進行的SOI層3的薄膜化工序助長了SOI層3的剝離。首先，使用圖42和圖43說明SOI層3的薄膜化工序。
如圖42所示，在襯底制造時以適當的厚度形成了SOI襯底10中的SOI層3的厚度。將SOI層3的厚度適當地減薄以符合所希望的半導體器件的規格的工序是SOI層3的薄膜化工序，通過對SOI層3進行氧化并除去被形成的氧化膜，來調整SOI層3的厚度。
圖43中示出了在SOI層3上形成了氧化膜5的狀態。氧化膜5的厚度一般根據SOI襯底10的中央部、即半導體元件形成區(有源區)的SOI層3的厚度來決定。這里，成為問題的是如前面所說明的那樣的以下兩點在SOI襯底10的邊緣部處SOI層3的厚度較薄和在SOI襯底10的邊緣部處形成了多晶硅層4。這里，在圖44中更詳細地示出圖42中示出的區域Y，在圖45中更詳細地示出圖43中示出的區域Z，在圖46中示出除去了氧化膜5的狀態。
如圖44所示，多晶硅層4由多個單晶粒子GP集合在一起而構成。而且，由于各個單晶粒子GP的結晶取向各自不同，在氧離子注入時，因溝道效應(channelling)的原因，注入深度不同，沒有以一定的深度來形成埋入氧化膜2。
此外，由于多晶硅層4的氧化速率因單晶粒子GP的結晶取向不同而不同，故如果對多晶硅層4進行氧化，則如圖45所示，對于各個單晶粒子GP，使得氧化膜5的厚度不同。
而且，由于在SOI襯底10的邊緣部處SOI層3的厚度較薄，故存在因單晶粒子GP之故氧化膜5與埋入氧化膜2接觸，或SOI層3完全被氧化的情況。在這種情況下，有時產生SOI層3在局部被埋入氧化膜2和氧化膜5包圍的現象。例如，圖45中示出的SOI層30的周圍被氧化膜5和埋入氧化膜2所包圍。
相對于處于這樣的狀態的SOI襯底10，如果為了SOI層的薄膜化而使用氫氟酸等的刻蝕液進行氧化膜5的濕法刻蝕，則如圖46所示，不僅氧化膜5被刻蝕，而且埋入氧化膜2也被刻蝕，SOI層30被剝離(lift off)而成為顆粒，飄浮在刻蝕液中，根據情況，SOI層30有再次附著于SOI襯底10的中央部的可能性。如果顆粒附著于半導體元件形成區，則成為半導體元件的形成不良的原因，成為制造成品率下降的主要原因。
如以上所說明的那樣，在現有的半導體襯底、特別是SOI襯底上存在襯底邊緣部的SOI層剝離、成為顆粒及成為制造成品率下降的主要原因的問題。此外，對于除SOI襯底以外的半導體襯底，顆粒的產生也成為問題。
本發明是為了解決上述那樣的問題而完成的，它提供防止了來自襯底邊緣部的塵粒的半導體襯底的處理方法和半導體襯底。
與本發明的第1方面有關的半導體襯底的處理方法是下述的半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述處理方法包括形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序(a)；在所述中央部的所述第1氧化膜的上部有選擇地形成耐氧化性膜的工序(b)；以及以所述耐氧化性膜為掩模，通過進一步氧化所述半導體襯底的邊緣部，在所述邊緣部中形成比所述第1氧化膜厚的第2氧化膜的工序(c)。
與本發明的第2方面有關的半導體襯底的處理方法中，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(c)包含形成所述第2氧化膜以便在完全地氧化延伸到所述邊緣部的所述SOI層的同時，也氧化所述邊緣部的剩下的部分的工序(c-1)。
與本發明的第3方面有關的半導體襯底的處理方法中，所述半導體襯底是用鍵合法形成的SOI襯底，在所述一個主面的表面上具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(c)包含形成所述第2氧化膜以便在完全地氧化延伸到所述邊緣部的所述SOI層的同時，也氧化所述邊緣部的剩下的部分的工序(c-1)。
與本發明的第4方面有關的半導體襯底的處理方法中，所述半導體襯底是體(bulk)硅襯底，并具備在所述邊緣部和所述另一個主面上形成的多晶硅層，所述工序(c)包含形成所述第2氧化膜以免完全地氧化所述多晶硅層的工序(c-1)。
與本發明的第5方面有關的半導體襯底的處理方法中，所述工序(a)包含形成所述第1氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
與本發明的第6方面有關的半導體襯底的處理方法中，所述工序(b)包含在所述中央部中與規定所述有源區的場氧化膜的圖形相一致、在所述耐氧化性膜中形成圖形的工序，所述工序(c)包含在所述中央部中與所述耐氧化性膜的所述圖形相一致、將所述第2氧化膜作為所述場氧化膜來形成的工序。
與本發明的第7方面有關的半導體襯底的處理方法是下述的半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述處理方法包括形成氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序(a)；在所述中央部以外的所述氧化膜的上部形成抗蝕劑掩模的工序(b)；以及以所述抗蝕劑掩模為刻蝕掩模，有選擇地除去所述中央部的所述氧化膜并使所述SOI層露出，同時在所述邊緣部中留下所述氧化膜的工序(c)。
與本發明的第8方面有關的半導體襯底的處理方法還包括在所述邊緣部的所述氧化膜上形成耐氧化性膜的工序(d)。
與本發明的第9方面有關的半導體襯底的處理方法中，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(a)包含形成所述氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
與本發明的第10方面有關的半導體襯底的處理方法是下述的半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述處理方法包括形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序(a)；在所述中央部的所述第1氧化膜的上部有選擇地形成抗蝕劑掩模的工序(b)；以所述抗蝕劑掩模為刻蝕掩模，有選擇地除去所述半導體襯底的邊緣部的所述第1氧化膜和所述SOI層并露出所述埋入氧化膜的工序(c)；以及進一步氧化所述抗蝕劑掩模的下部的所述第1氧化膜以形成比所述第1氧化膜厚的第2氧化膜，同時進一步加厚已露出的所述埋入氧化膜的工序(d)。
與本發明的第11方面有關的半導體襯底的處理方法是下述的半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述處理方法包括形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序(a)；在所述中央部的所述第1氧化膜的上部有選擇地形成抗蝕劑掩模的工序(b)；以所述抗蝕劑掩模為刻蝕掩模，利用干法刻蝕有選擇地除去所述半導體襯底的邊緣部的所述第1氧化膜、所述SOI層和所述埋入氧化膜并露出所述SOI層下部的基底襯底的工序(c)；以及進一步氧化所述抗蝕劑掩模的下部的所述第1氧化膜以形成比所述第1氧化膜厚的第2氧化膜，同時在已露出的所述基底襯底上形成第3氧化膜的工序(d)。
與本發明的第12方面有關的半導體襯底的處理方法中，所述工序(d)包含形成所述第2氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
與本發明的第13方面有關的半導體襯底是下述的半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述邊緣部處具備達到所述埋入氧化膜的厚度的氧化膜。
與本發明的第14方面有關的半導體襯底是下述的半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述埋入氧化膜內包含硅島，延伸到所述邊緣部的所述埋入氧化膜內的硅島密度比所述中央部的所述埋入氧化膜內的硅島密度低。
與本發明的第15方面有關的半導體襯底是下述的半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述埋入氧化膜內包含硅島，在所述邊緣部處沒有形成所述埋入氧化膜和所述SOI層。
圖1是說明與本發明有關的實施例1的半導體襯底的處理工序的剖面圖。
圖2是說明與本發明有關的實施例1的半導體襯底的處理工序的平面圖。
圖3是說明與本發明有關的實施例1的半導體襯底的處理工序的剖面圖。
圖4是說明與本發明有關的實施例1的半導體襯底的處理工序的剖面圖。
圖5是說明與本發明有關的實施例1的半導體襯底的處理工序的剖面圖。
圖6是說明與本發明有關的實施例1的半導體襯底的處理工序的剖面圖。
圖7是表示半導體襯底的最邊緣部的結構的剖面圖。
圖8是說明與本發明有關的實施例2的半導體襯底的處理工序的剖面圖。
圖9是說明與本發明有關的實施例2的半導體襯底的處理工序的剖面圖。
圖10是說明與本發明有關的實施例2的半導體襯底的處理工序的剖面圖。
圖11是說明與本發明有關的實施例2的半導體襯底的處理工序的剖面圖。
圖12是說明與本發明有關的實施例2的變形例的半導體襯底的處理工序的剖面圖。
圖13是說明與本發明有關的實施例2的變形例的半導體襯底的處理工序的剖面圖。
圖14是說明與本發明有關的實施例2的變形例的半導體襯底的處理工序的剖面圖。
圖15是說明與本發明有關的實施例3的半導體襯底的處理工序的剖面圖。
圖16是說明與本發明有關的實施例3的半導體襯底的處理工序的剖面圖。
圖17是說明與本發明有關的實施例3的半導體襯底的處理工序的剖面圖。
圖18是說明與本發明有關的實施例3的半導體襯底的處理工序的剖面圖。
圖19是說明與本發明有關的實施例4的半導體襯底的處理工序的剖面圖。
圖20是說明與本發明有關的實施例4的半導體襯底的處理工序的剖面圖。
圖21是說明與本發明有關的實施例5的半導體襯底的處理工序的剖面圖。
圖22是說明與本發明有關的實施例5的半導體襯底的處理工序的剖面圖。
圖23是說明與本發明有關的實施例5的半導體襯底的處理工序的剖面圖。
圖24是說明與本發明有關的實施例6的半導體襯底的處理工序的剖面圖。
圖25是說明與本發明有關的實施例6的半導體襯底的處理工序的剖面圖。
圖26是說明與本發明有關的實施例6的半導體襯底的處理工序的剖面圖。
圖27是說明與本發明有關的實施例6的半導體襯底的處理工序的剖面圖。
圖28是說明與本發明有關的實施例6的半導體襯底的處理工序的剖面圖。
圖29是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖30是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖31是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖32是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖33是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖34是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖35是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖36是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖37是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖38是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖39是說明與本發明有關的實施例7的半導體襯底的處理工序的剖面圖。
圖40是表示SOI襯底的結構的剖面圖。
圖41是說明SOI襯底的現有的處理工序的剖面圖。
圖42是說明SOI襯底的現有的處理工序的剖面圖。
圖43是說明SOI襯底的現有的處理工序的剖面圖。
圖44是說明SOI襯底的現有的處理工序中的問題的剖面圖。
圖45是說明SOI襯底的現有的處理工序中的問題的剖面圖。
圖46是說明SOI襯底的現有的處理工序中的問題的剖面圖。
<A．實施例1>
使用表示處理工序的圖1～圖6說明與本發明有關的半導體襯底的處理方法和半導體襯底的實施例1。再有，在以后的說明中，將半導體襯底區分為上主面(形成半導體元件的一側)、其中央部(包含有源區的部分)、把中央部的周邊部和側面部合在一起的邊緣部以及下主面來稱呼。
<A-1．處理方法>
首先，如圖1所示，以100～400埃的厚度形成氧化硅膜(以后稱為氧化膜)11以便覆蓋整個SOI襯底10。再有，氧化膜11(第1氧化膜)可通過在約700～1100℃的溫度條件下對SOI襯底10進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。
這里，SOI襯底在單晶硅襯底(體硅襯底)1的上主面內具有按順序層疊了埋入氧化膜2和單晶硅層(以后稱為SOI層)3的結構。而且在單晶硅襯底1的邊緣部和下主面上形成了多晶硅層4。該多晶硅層4用于吸取在晶片的制造過程中進入的重金屬等的污染物質，將這樣的具有多晶硅層的結構稱為多晶背敷結構(PBC結構)。
以下采用以SIMOX法制造的SOI襯底(SIMOX襯底)作為例子進行說明。
首先，在約600～850℃的溫度條件下利用CVD法以1000～4000埃的厚度形成氮化硅膜(以后稱為氮化膜)12作為耐氧化性膜，以便覆蓋整個氧化膜11。
然后，有選擇地形成抗蝕劑掩模R1，以便覆蓋SOI襯底10的上主面(形成有源區的面)的中央部分。在圖2中示出從上主面一側看SOI襯底10時的平面圖。如圖2所示，沒有在SOI襯底10的邊緣部形成抗蝕劑掩模R1。再有，將抗蝕劑掩模R1的形成范圍設定為完全覆蓋形成半導體元件的有源區。
其次，以抗蝕劑掩模R1為刻蝕掩模，利用干法刻蝕有選擇地除去氮化膜12，如圖3所示，只在抗蝕劑掩模R1的下部留下氮化膜12。即，在為被抗蝕劑掩模R1覆蓋的SOI襯底10的邊緣部處除去氮化膜12，露出氧化膜11。此外，在SOI襯底10的下主面的整個面上除去氮化膜12。再有，在除去氮化膜12時，也可使用例如用了熱磷酸的濕法刻蝕。
其次，在圖4中示出的工序中，對SOI襯底10的邊緣部和下主面進行氧化，形成氧化膜13(第2氧化膜)。在該氧化工序中，將在SOI襯底10的邊緣部和下主面上露出的氧化膜11作為下敷氧化膜來使用，與LOCOS(硅的局部氧化)氧化同樣地進行。再有，該氧化工序的條件選擇對氮化膜12的下部以外的全部SOI層3進行氧化的條件。例如，在氮化膜12的下部的SOI層3的厚度為2000埃的情況下，使氧化膜13的厚度為5000埃以上。
其次，在圖5中示出的工序中，在除去氮化膜12后，適當地減薄氮化膜12的下部的SOI層3的厚度，使其符合于所希望的半導體器件的規格。即，通過對氧化膜11再進行氧化使其變厚，來減薄SOI層3。此時，SOI襯底10的邊緣部和下主面上形成的氧化膜13的厚度也增加。再有，設定氧化條件，使得在減薄1000埃的SOI層3的厚度的情況下，氧化膜11的厚度加厚2000埃。
其次，在圖6中示出的工序中，利用濕法刻蝕除去已變厚的氧化膜11。
<A-2．特征的作用和效果)如以上所說明的那樣，在SOI層3的薄膜化工序中，雖然SOI襯底10的邊緣部和下主面上形成的氧化膜13的厚度也減少，但由于氧化膜13的厚度本來就比氧化膜11厚的基礎上，在SOI層3的薄膜化工序中其厚度又增加，故即使在氧化膜11的刻蝕時也不會完全被除去。此外，由于這樣來形成氧化膜13，使得SOI層3不留在SOI襯底10的邊緣部和下主面上，故不會產生SOI層3在局部被剝離而成為顆粒、飄浮在刻蝕液中這樣的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
再有，通過在以后的工序中在邊緣部和下主面上形成了氧化膜13的SOI襯底10的上主面的SOI層3內制成MOS晶體管及雙極型晶體管等來構成DRAM及SRAM、邏輯電路等。
<A-3．變形例>
在以上的說明中，關于將本發明應用于具有PBC結構的SOI襯底的例子進行了說明，但由于存在沒有PBC結構的SOI襯底中也產生顆粒的情況，故也可應用本發明。
圖7示出沒有PBC結構的SOI襯底100的最邊緣部的剖面圖。如圖7所示，在硅襯底1中注入氧離子以形成埋入氧化膜2的情況下，有下述的情況在SOI襯底100的最邊緣部ME處，在本來應該是SOI層的部分注入了氧離子，形成氧化膜。此時，不是全部的最邊緣部ME被氧化，而是在局部留下粒狀的單晶硅區域(以后稱為硅島SI)，在氧化膜的濕法刻蝕時，有時該硅島SI變成顆粒，流出到刻蝕液中，但如在實施例1所說明的那樣，通過在邊緣部和下主面上形成氧化膜13，可防止硅島SI變成顆粒。
<B．實施例2>
在以上已說明的與本發明有關的實施例1中，關于防止SOI襯底10的邊緣部的SOI層3在濕法刻蝕時在局部被剝離而成為顆粒的現象的結構進行了說明，但存在埋入氧化膜2內含有的硅島成為顆粒源的情況。
這里，關于硅島進行說明。如圖8所示，在埋入氧化膜2的內部存在多個硅島SI。硅島SI是在利用離子注入形成埋入氧化膜2時產生的，是SIMOX襯底中特有的。即，通過將氧離子注入硅襯底中來形成埋入氧化膜2，但此時，沒有與氧離子反應的硅原子相互間在SIMOX退火工序中結合在一起，構成硅團。該硅團變成硅島SI。
由于在埋入氧化膜2的較深的部分存在多個該硅島SI，故通常即使埋入氧化膜2稍微被刻蝕也不會在表面上顯現出來，但如圖8所示，由于在SOI襯底10的邊緣部處SOI層3和埋入氧化膜的厚度薄，故該硅島SI因刻蝕而露出，根據情況被剝離而變成顆粒。
以下，作為與本發明有關的半導體襯底的處理方法和半導體襯底的實施例2，使用圖8～圖11就減少起因于硅島的顆粒的結構進行說明。
<B-1．處理方法>
首先，如圖8所示，以100～400埃的厚度形成氧化膜21(第1氧化膜)以便覆蓋整個SOI襯底10。再有，氧化膜21可通過在約700-1100℃的溫度條件下對SOI襯底10進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。
然后，有選擇地形成抗蝕劑掩模R2，以便覆蓋SOI襯底10的上主面(形成有源區的面)的中央部分。再有，將抗蝕劑掩模R2的形成范圍設定為完全覆蓋形成半導體元件的有源區的區域。
其次，以抗蝕劑掩模R2為刻蝕掩模，利用干法刻蝕有選擇地除去未被抗蝕劑掩模R2覆蓋的部分的氧化膜21和SOI層3，如圖9所示，只在抗蝕劑掩模R2的下部留下氧化膜21和SOI層3。即，在未被抗蝕劑掩模R2覆蓋的SOI襯底10的邊緣部和下主面上除去氧化膜21和SOI層3，露出埋入氧化膜2。
其次，在除去抗蝕劑掩模R2后，如圖10所示，適當地減薄抗蝕劑掩模R2的下部的SOI層3的厚度，使其符合于所希望的半導體器件的規格。即，通過對氧化膜21再進行氧化形成氧化膜23(第2氧化膜)，來減薄SOI層3。再有，設定氧化條件，使得在減薄1000埃的SOI層3的厚度的情況下，氧化膜23的厚度比氧化膜21厚2000埃。此時，SOI襯底10的邊緣部和下主面的埋入氧化膜2暴露于氧化劑、即氧中。而且，如果氧擴散到埋入氧化膜2中并到達硅島SI，則由于與硅原子進行反應而形成氧化硅膜，故硅島SI就消失了。
<B-2．特征的作用和效果>
如以上所說明的那樣，在SOI層3的薄膜化工序中，如圖11所示，由于即使在用濕法刻蝕除去了為SOI層3的薄膜化而形成的氧化膜23的情況下，在SOI襯底10的邊緣部處硅島SI也變少，故可防止硅島SI被剝離而成為顆粒的情況。
再有，在以上的說明中，示出了在為SOI層3的薄膜化而對氧化膜21再進行氧化使其加厚時使硅島SI一起消失的例子，但只要能使硅島SI消失，也可用其它的氧化工序使硅島SI消失。但是，不能適用于包含了在該氧化工序之前將SOI襯底10的邊緣部暴露于濕法刻蝕中的工序的情況。
<B-3．處理方法的變形例>
在以上已說明的與本發明有關的實施例2中，示出了在為SOI層3的薄膜化而對氧化膜21再進行氧化使其加厚時使硅島SI一起消失的例子，但也可通過除去SOI襯底10的邊緣部的埋入氧化膜2來防止硅島SI變成顆粒的情況。
即，如圖12所示，形成氧化膜21，以便覆蓋整個SOI襯底10，有選擇地形成抗蝕劑掩模R2，以便覆蓋SOI襯底10的上主面的中央部分。
其次，以抗蝕劑掩模R2為刻蝕掩模，通過利用干法刻蝕依次有選擇地除去未被抗蝕劑掩模R2覆蓋的部分的氧化膜21、SOI層3、埋入氧化膜2，如圖13所示，只在抗蝕劑掩模R2的下部留下氧化膜21、SOI層3、埋入氧化膜2。然后，相對于SOI襯底10的下主面也進行該干法刻蝕，在未被抗蝕劑掩模R2覆蓋的SOI襯底10的邊緣部和下主面上露出硅襯底1(基底襯底)。
其次，在除去抗蝕劑掩模R2后，如圖14所示，適當地減薄抗蝕劑掩模R2的下部的SOI層3的厚度，使其符合于所希望的半導體器件的規格。即，通過對氧化膜21再進行氧化以形成氧化膜23來減薄SOI層3。此時，在已露出的硅襯底1的表面上就形成氧化膜24。
這樣，由于通過利用干法刻蝕除去SOI襯底10的邊緣部的埋入氧化膜2，在SOI襯底10的邊緣部處不存在硅島SI，故在用濕法刻蝕除去為SOI層3的薄膜化而形成的氧化膜23時，可防止硅島SI變成顆粒的情況。
<C．實施例3>
在以上已說明的與本發明有關的實施例1和2中，關于防止SIMOX襯底的邊緣部的SOI層變成顆粒的情況、和SIMOX襯底的埋入氧化膜內的硅島變成顆粒的情況的結構進行了說明，但存在用鍵合法制造的SOI襯底(鍵合襯底)中也產生顆粒的情況。
鍵合襯底是這樣得到的在硅襯底的上主面(形成半導體元件的主面)上形成氧化膜，在其上鍵合另一個硅襯底，通過研磨該另一個硅襯底，使其達到規定的厚度，來得到SOI結構。在圖15中示出這樣形成的SOI襯底200的邊緣部的剖面圖。
在圖15中，在硅襯底1的上主面上按順序層疊襯底上氧化膜7和硅層8，構成SOI結構。再有，襯底上氧化膜7相當于埋入氧化膜，硅層8相當于SOI層。
在這樣構成的SOI襯底200中，襯底上氧化膜7和硅層8的邊緣部的倒角處理是不完全的，有凹凸部沿周緣成為連續的平面視圖的形狀的情況，有時該凹凸部在襯底的運送中剝離而成為顆粒。
此外，由于在邊緣部處襯底上氧化膜7露出，故在濕法刻蝕時刻蝕液侵入，有襯底上氧化膜7在局部被除去的情況。在圖16中示出圖15中示出的W區域的詳細圖。
在圖16中，SOI層8的邊緣部的襯底上氧化膜7在局部被除去，SOI層8在局部變成浮起的狀態。在這種狀態下，SOI層8容易剝離，成為顆粒的可能性較大。
以下，作為與本發明有關的半導體襯底的處理方法和半導體襯底的實施例3，使用圖17和圖18就減少鍵合襯底中的顆粒的結構進行說明。
<C-1．處理萬法>
如圖17所示，以100～400埃的厚度形成氧化膜31(第1氧化膜)以便覆蓋整個SOI襯底200。再有，氧化膜31可通過在約700～1100℃的溫度條件下對SOI襯底200進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。
然后，在約600～850℃的溫度條件下利用CVD法以1000～4000埃的厚度形成氮化膜32(耐氧化性膜)，以便覆蓋整個氧化膜31。
然后，有選擇地形成抗蝕劑掩模R3，以便覆蓋SOI襯底200的上主面(形成有源區的面)的中央部分。
其次，以抗蝕劑掩模R3為刻蝕掩模，利用干法刻蝕有選擇地除去氮化膜32之后，通過除去抗蝕劑掩模R3，只在上主面的中央部分留下氮化膜32。即，在從未被抗蝕劑掩模R3覆蓋的SOI層8的邊緣部起直到硅襯底1的邊緣部和下主面除去氮化膜32，露出氧化膜31。此外，在SOI襯底200的下主面的整個面上除去氮化膜32。再有，在除去氮化膜32時，也可使用例如用了熱磷酸的濕法刻蝕。
然后，在圖18中示出的工序中，從SOI層8的邊緣部起對硅襯底1的邊緣部和下主面進行氧化，形成氧化膜33(第2氧化膜)。在該氧化工序中，從SOI層8的邊緣部起將硅襯底1的邊緣部和下主面上露出的氧化膜31作為下敷氧化膜來使用，與LOCOS氧化同樣地進行。再有，該氧化工序的條件選擇對氮化膜32的下部以外的全部SOI層8進行氧化的條件。
再有，在除去氮化膜32后，適當地減薄氮化膜32的下部的SOI層8的厚度使其符合于所希望的半導體器件的規格的薄膜化工序與實施例1中使用圖5和圖6已說明的工序相同，故省略其說明。
<C-2．特征的作用和效果>
如以上所說明的那樣，由于在鍵合襯底、即SOI襯底200中從SOI層8的邊緣部起直到硅襯底1的邊緣部和下主面形成了氧化膜33，故可防止在SOI襯底200的運送中及由于SOI層8的薄膜化工序中的濕法刻蝕，襯底上氧化膜7和硅層8的邊緣部剝離而產生顆粒的情況。
<D．實施例4>
在以上已說明的與本發明有關的實施例1～3中，就減少SOI襯底中的顆粒進行了說明，但即使是體硅襯底，在有PBC結構的情況下，也有多晶硅層剝離而產生顆粒的情況。即，如使用圖44已說明的那樣，多晶硅層由多個單晶粒子集合在一起而構成，但存在下述情況在氧化多晶硅層時，氧化劑、即氧侵入到單晶粒子的邊界處，以包圍單晶粒子的方式形成氧化膜。在這種狀況下，如果利用濕法刻蝕除去氧化膜，則單晶粒子被剝離而成為顆粒的可能性較大。
以下，作為與本發明有關的半導體襯底的處理方法和半導體襯底的實施例4，使用圖19和圖20就減少體硅襯底中的顆粒的結構進行說明。
<D-1．處理方法>
在圖19中，在單晶硅襯底(體硅襯底)1的邊緣部和下主面上形成了多晶硅層4。再有，將用硅襯底1和多晶硅層4構成的襯底稱為硅襯底300。
如圖19所示，以100～400埃的厚度形成氧化膜41(第1氧化膜)以便覆蓋整個硅襯底300。再有，氧化膜41可通過在約700～1100℃的溫度條件下對硅襯底300進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。
然后，在約600～850℃的溫度條件下利用CVD法以1000～4000埃的厚度形成氮化膜42(耐氧化性膜)，以便覆蓋整個氧化膜41。
然后，有選擇地形成抗蝕劑掩模R4，以便覆蓋硅襯底300的上主面(形成有源區的面)的中央部分。
其次，以抗蝕劑掩模R4為刻蝕掩模，利用干法刻蝕有選擇地除去氮化膜42之后，通過除去抗蝕劑掩模R4，只在上主面的中央部分留下氮化膜42。即，在未被抗蝕劑掩模R4覆蓋的硅襯底300的邊緣部處除去氮化膜42，露出氧化膜41。此外，在硅襯底300的下主面的整個面上除去氮化膜42。再有，在除去氮化膜42時，也可使用例如用了熱磷酸的濕法刻蝕。
其次，在圖20中示出的工序中，從硅襯底300的邊緣部起到下主面形成氧化膜43(第2氧化膜)。在該氧化工序中，從硅襯底300的邊緣部起到下主面上露出的氧化膜41作為下敷氧化膜來使用，與LOCOS氧化同樣地進行。再有，該氧化工序的條件是這樣來選擇的，即將氧化膜43的厚度例如選擇為4000～5000埃，該厚度不會使多晶硅層4全部被氧化，而且不能用以后的工序中的濕法刻蝕簡單地除去。
<D-2．特征的作用和效果>
如以上所說明的那樣，由于從硅襯底300的邊緣部起到下主面形成了氧化膜43，其厚度成為不能用濕法刻蝕簡單地除去的厚度，故即使在氧化劑侵入到多晶硅層4的單晶粒子的邊界處，以包圍單晶粒子的方式形成氧化膜的情況下，也可防止在濕法刻蝕時多晶硅層4被剝離而成為顆粒的情況發生。
<E．實施例5>
<E-1．處理方法>
使用表示處理工序的圖21～圖23說明與本發明有關的半導體襯底的處理方法和半導體襯底的實施例5。
首先，如圖21所示，形成氧化膜51以便覆蓋整個SOI襯底10。再有，氧化膜51可通過在約700～1100℃的溫度條件下對SOI襯底10進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。再有，在硅襯底1的邊緣部和下主面上形成多晶硅層4，作成PBC結構。
其次，如圖22所示，有選擇地形成抗蝕劑掩模R5，以便覆蓋SOI襯底10的邊緣部和下主面。使抗蝕劑掩模R5不在SOI襯底10的上主面的中央部上形成，露出氧化膜51。然后利用濕法刻蝕有選擇地除去已露出的氧化膜51。
然后，通過除去抗蝕劑掩模R5，如圖23所示，可得到用氧化膜51覆蓋硅襯底1的邊緣部和下主面、并在SOI襯底10的上主面的中央部處露出SOI層3的結構。
<E-2．特征的作用和效果>
再有，由于適當地減薄已露出的SOI層3的厚度而使其符合于所希望的半導體器件的規格的薄膜化工序與實施例1中使用圖5和圖6已說明的工序相同，故省略其說明，但即使在SOI層3的薄膜化工序中氧化膜51也不會完全被除去，不產生氧化膜51下部的SOI層3在局部被剝離而成為顆粒并飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
此外，如果將氧化膜51的厚度設定為用于對SOI層3進行薄膜化的厚度，則沒有必要為了薄膜化工序而重新形成氧化膜。為此，可這樣來設定氧化膜51的厚度，使SOI層3的厚度成為符合于所希望的半導體器件的規格的厚度。
<F．實施例6>
<F-1．處理方法>
使用表示處理工序的圖24～圖28說明與本發明有關的半導體襯底的處理方法和半導體襯底的實施例6。
首先，如圖24所示，例如以1600埃的厚度形成氧化膜61(第1氧化膜)以便覆蓋整個SOI襯底10。這里，將氧化膜61的厚度設定為用于對SOI層3進行薄膜化的厚度。即，這樣來設定氧化膜61的厚度，使SOI層3的厚度成為符合于所希望的半導體器件的規格的厚度。在圖25中示出圖24中示出的區域Z的細節。
再有，氧化膜61可通過在約700～1100℃的溫度條件下對SOI襯底10進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。再有，在硅襯底1的邊緣部和下主面上形成多晶硅層4，作成PBC結構。
其次，如圖26所示，以1000～4000埃的厚度形成氮化膜62(耐氧化性膜)，以便覆蓋SOI襯底10的上主面(形成有源區的面)的中央部分。氮化膜62的形成方法是這樣的在利用CVD法形成氮化膜62使其覆蓋整個SOI襯底10后，形成抗蝕劑掩模以便覆蓋SOI襯底10的上主面的中央部分，將該抗蝕劑掩模作為刻蝕掩模，通過利用干法刻蝕有選擇地除去氮化膜62來形成。
其次，在圖27所示的工序中，對SOI襯底10的邊緣部和下主面進行氧化形成氧化膜63(第2氧化膜)。在該氧化工序中，將在SOI襯底10的邊緣部和下主面上露出的氧化膜61作為下敷氧化膜來使用，與LOCOS氧化同樣地進行。再有，該氧化工序的條件選擇使除氮化膜62的下部以外的SOI層3全部被氧化的條件。例如，在氮化膜62的下部的SOI層3的厚度為2000埃的情況下，使氧化膜63的厚度為5000埃以上。
其次，如圖28所示，在除去氮化膜62后，通過除去氮化膜62下部的氧化膜61，能以符合于所希望的半導體器件的規格的厚度來得到SOI層3的厚度。
如以上所說明的那樣，通過預先將基底氧化膜的厚度設定為適合于SOI層的薄膜化的厚度，可削減氧化膜的形成次數，但不用說該方法也可適用于在前面已說明的與本發明有關的實施例2、3和5。
<F-2．特征的作用和效果>
如以上說明的那樣，在SOI層3的薄膜化工序中，SOI襯底10的邊緣部和下主面上形成的氧化膜63的厚度雖然也減少，但由于氧化膜63的厚度本來就比氧化膜61厚，故即使在氧化膜61的刻蝕時也不會完全被除去。此外，由于形成了氧化膜63，使得SOI層3不留在SOI襯底10的邊緣部和下主面上，故不產生SOI層3在局部被剝離而成為顆粒并飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
此外，按照本實施例，由于形成氧化膜的工序有2次即可，故可削減工序數，同時由于與SOI層的薄膜化有關的氧化工序有1次即可，故SOI層的厚度的控制性變得良好。
<G．實施例7>
在以上已說明的實施例1～6中，只關于單獨地進行SOI襯底或體硅襯底的邊緣部的處理的情況進行了說明。但是，不用說也可以在與邊緣部的處理工序的同時，進行SOI襯底或體硅襯底的上主面(形成有源區的面)的中央部分的半導體元件的制造工序。
以下，使用圖29～圖32說明在進行與實施例6中的SOI襯底的處理工序的同時，在中央部分進行半導體元件的制造工序的例子，使用圖33～圖39說明在進行將實施例5和實施例6組合起來的SOI襯底的處理工序的同時，在中央部分進行半導體元件的制造工序的例子。
再有，在以下的說明中，對于與實施例5和6中已說明的結構相同的結構附以相同的符號，省略重復的說明。
<G-1．實施例6的變形例>
首先，如圖29所示，以例如1600埃的厚度形成氧化膜61以便覆蓋整個SOI襯底10。再有，在硅襯底1的邊緣部和下主面上形成多晶硅層4，作成PBC結構。而且，以1000～4000埃的厚度形成氮化膜62，以便覆蓋整個氧化膜61。
此外，在SOI襯底10的上主面的中央部分上有選擇地形成抗蝕劑掩模R6。
其次，將該抗蝕劑掩模R6作為刻蝕掩模，利用干法刻蝕有選擇地除去氮化膜62，只在抗蝕劑掩模R6的下部留下氮化膜62。
其次，在圖30所示的工序中，對SOI襯底10的邊緣部和下主面進行氧化形成氧化膜63。在該氧化工序中，將在SOI襯底10的上主面的中央部、邊緣部和下主面上露出的氧化膜61作為下敷氧化膜來使用，與LOCOS氧化同樣地進行。再有，該氧化工序的條件選擇使除氮化膜62的下部以外的SOI層3全部被氧化的條件。例如，在氮化膜62的下部的SOI層3的厚度為2000埃的情況下，使氧化膜63的厚度為5000埃以上。再有，在SOI襯底10的上主面的中央部上氧化膜63成為場氧化膜(LOCOS氧化膜)。
其次，在圖31中示出的工序中，在除去了氮化膜62后，通過除去氮化膜62下部的氧化膜61，能以符合于所希望的半導體器件的規格的厚度來得到SOI層3的厚度。此時，SOI襯底10的邊緣部和下主面上形成的氧化膜63的厚度雖然也減少，但由于氧化膜63的厚度本來就比氧化膜61厚，故即使在氧化膜61的刻蝕時也不會完全被除去。
再有，在圖32中示出從上主面一側看SOI襯底10時的平面圖。如圖32所示，在SOI襯底10的邊緣部處形成了氧化膜63，在中央部處形成了有源區AR。
其后，在SOI襯底10的上主面的中央部中，在用場氧化膜規定的有源區AR上分別制成半導體元件，而此時SOI襯底10的邊緣部和下主面被氧化膜63所覆蓋，此外，由于形成了氧化膜63，使得SOI層3不留在SOI襯底10的邊緣部和下主面上，故不產生SOI層3在局部被剝離而成為顆粒并飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
<G-2．實施例5和6的組合的變形例>
首先，如圖33所示，以例如1600埃的厚度形成氧化膜61以便覆蓋整個SOI襯底10。再有，在硅襯底1的邊緣部和下主面上形成多晶硅層4，作成PBC結構。而且，以1000～4000埃的厚度形成氮化膜62，以便覆蓋整個氧化膜61。
其次，如圖34所示，有選擇地形成抗蝕劑掩模R7，以便覆蓋氮化膜62的邊緣部和下主面。在SOI襯底10的上主面的中央部上不形成抗蝕劑掩模R7，露出氮化膜62。然后，將已露出的氮化膜62用干法刻蝕來除去，通過用濕法刻蝕除去其下的氧化膜61，就露出SOI層3。
其次，如圖35所示，在上主面的中央部上以例如300埃的厚度形成氧化膜71。再有，氧化膜71可通過在約700-1100℃的溫度條件下對SOI襯底10進行熱氧化來形成，也可在約600～850℃的溫度條件下利用CVD法來形成。接著，以例如1500埃的厚度形成氮化膜72(耐氧化性膜)，以便覆蓋整個SOI襯底10。此外，在SOI襯底10的上主面的中央部分上有選擇地形成抗蝕劑掩模R8。
其次，以抗蝕劑掩模R8為刻蝕掩模，通過利用干法刻蝕有選擇地除去氮化膜72，如圖36所示，只在抗蝕劑掩模R8的下部留下氮化膜72。再有，在SOI襯底10的邊緣部處除去氮化膜72，但在其下部留下氮化膜62。
其次，在圖37中示出的工序中，對SOI襯底10的邊緣部和下主面進行氧化形成氧化膜73。在該氧化工序中，將在SOI襯底10的上主面的中央部、邊緣部和下主面上露出的氧化膜71作為下敷氧化膜來使用，與LOCOS氧化同樣地進行。再有，該氧化工序的條件選擇使除氮化膜72的下部以外的SOI層3全部被氧化的條件。例如，在氮化膜72的下部的SOI層3的厚度為2000埃的情況下，使氧化膜73的厚度為5000埃以上。再有，在SOI襯底10的上主面的中央部上氧化膜73成為場氧化膜(LOCOS氧化膜)。此外，在邊緣部處氧化膜73與氧化膜61合成一體。
其次，在圖38中示出的工序中利用干法刻蝕除去氮化膜72。此時在SOI襯底10的邊緣部處氮化膜62也被刻蝕，但由于氮化膜62比氮化膜72形成得厚，故不會完全被除去。
在圖39中，示出在SOI襯底10的有源區中形成了MOS晶體管的例子。在圖39中，在有源區中形成了MOS晶體管MT后，用層間絕緣膜IL覆蓋SOI襯底10的上主面，在其上有選擇地形成抗蝕劑掩模R9。然后，以抗蝕劑掩模R9為掩模有選擇地除去層間絕緣膜IL，但由于邊緣部和下主面被氮化膜62所覆蓋，故不產生SOI層3在局部被剝離而成為顆粒并飄浮在刻蝕液中的問題。
再有，在以上的說明中，在SOI襯底10的邊緣部處構成氧化膜和氮化膜的2層結構，但也可作成氧化膜、氮化膜、氧化膜的3層結構。通過這樣做，在LOCOS氧化后除去氮化膜時，由于最上層的氧化膜成為對于氮化膜進行刻蝕的掩模，故可防止邊緣部處的氮化膜被刻蝕。
在以上已說明的實施例1～7中，示出了在防止氧化的部分形成了氮化膜的結構，但只要是起到防止氧化的掩模的功能的膜，就不限定于氮化膜。即，只要是不使氧化劑、即氧透過的、本身也不被氧化的耐氧化性膜，什么樣的膜都可以。
按照與本發明的第1方面有關的半導體襯底的處理方法，由于在邊緣部形成比較厚的第2氧化膜，故即使在邊緣部和另一個主面上存在用濕法刻蝕容易剝離的層時，由于第2氧化膜起到保護膜的功能，因此也不產生上述容易剝離的層在局部剝離下來而成為顆粒、飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
按照與本發明的第2方面有關的半導體襯底的處理方法，由于在用SIMOX法形成的SOI襯底的邊緣部處完全地氧化了延伸到邊緣部的SOI層，同時形成第2氧化膜以便對邊緣部的剩下的部分進行氧化，故對用濕法刻蝕容易剝離的SOI層進行保護，故不產生SOI層剝離下來而成為顆粒并飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
按照與本發明的第3方面有關的半導體襯底的處理方法，由于在用鍵合法形成的SOI襯底的邊緣部處完全地氧化了延伸到邊緣部的SOI層，同時形成第2氧化膜以便對邊緣部的剩下的部分進行氧化，故即使在襯底上氧化膜7和SOI層的邊緣部的倒角處理是不完全的、凹凸部沿周緣成為連續的平面視圖的形狀的情況下，也可防止該部分發生剝離，同時可防止襯底上氧化膜7的邊緣部在濕法刻蝕時在局部被除去這樣的情況。
按照與本發明的第4方面有關的半導體襯底的處理方法，由于即使在體硅襯底的邊緣部和另一個主面上具備多晶硅層情況下，也在邊緣部形成第2氧化膜，以免完全地氧化多晶硅層，故在濕法刻蝕時可防止因多晶硅層特有的結構引起的多晶硅層的剝離。
按照與本發明的第5方面有關的半導體襯底的處理方法，由于以適合于SOI層的薄膜化的厚度來制成第1氧化膜，故在以后的工序中沒有必要進行SOI層的薄膜化，可簡化半導體襯底的處理工序。
按照與本發明的第6方面有關的半導體襯底的處理方法，由于可以同時進行第2氧化膜的形成和場氧化膜的形成，故可簡化半導體襯底的處理工序。
按照與本發明的第7方面有關的半導體襯底的處理方法，由于能使在半導體襯底的邊緣部處形成氧化膜這一點變得簡便，故可大幅度簡化處理工序，可謀求降低處理成本。
按照與本發明的第8方面有關的半導體襯底的處理方法，可用氧化膜和第1耐氧化性膜更牢固地保護半導體襯底的邊緣部。
按照與本發明的第9方面有關的半導體襯底的處理方法，由于以適合于SOI層的薄膜化的厚度來制成氧化膜，故在以后的工序中沒有必要進行SOI層的薄膜化，可簡化半導體襯底的處理工序。
按照與本發明的第10方面有關的半導體襯底的處理方法，由于在工序(d)中SOI襯底的邊緣部的已露出的上述埋入氧化膜暴露于氧化劑、即氧中，故如果氧擴散到埋入氧化膜中，并到達用SIMOX形成的SOI襯底的埋入氧化膜中固有地存在的硅島的話，由于與硅原子發生反應并形成氧化硅膜，故硅島消失。結果，在SOI襯底的邊緣部的上述埋入氧化膜中硅島變少，即使在用濕法刻蝕除去埋入氧化膜那樣的情況下，也可防止硅島被剝離而成為顆粒的情況。
按照與本發明的第11方面有關的半導體襯底的處理方法，由于利用干法刻蝕有選擇地除去半導體襯底上的邊緣部的第1氧化膜、SOI層、埋入氧化膜，故在半導體襯底的邊緣部處用SIMOX形成的SOI襯底的埋入氧化膜中固有地存在的硅島就變得不存在，可防止在濕法刻蝕時硅島被剝離而成為顆粒的情況。
按照與本發明的第12方面有關的半導體襯底的處理方法，由于以適合于SOI層的薄膜化的厚度來制成第2氧化膜，故在以后的工序中沒有必要進行SOI層的薄膜化，可簡化半導體襯底的處理工序。
按照與本發明的第13方面有關的半導體襯底，由于在半導體襯底的邊緣部具有達到埋入氧化膜的厚度的氧化膜，故可保護因濕法刻蝕而容易剝離的SOI層，不產生SOI層剝離下來而成為顆粒并飄浮在刻蝕液中的問題，可防止因顆粒的存在而引起的半導體元件的形成不良，于是可提高制造成品率。
按照與本發明的第14方面有關的半導體襯底，由于在半導體襯底的邊緣部的埋入氧化膜內的硅島密度比一個主面的中央部的埋入氧化膜內的硅島密度低，故即使在用濕法刻蝕除去埋入氧化膜那樣的情況下，也可得到防止了硅島剝離下來成為顆粒的半導體襯底。
按照與本發明的第15方面有關的半導體襯底，由于在半導體襯底的邊緣部處沒有形成埋入氧化膜和SOI層，故可得到在濕法刻蝕時防止了硅島剝離下來成為顆粒的半導體襯底。
權利要求
1．一種半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述處理方法的特征在于包括(a)形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序；(b)在所述中央部的所述第1氧化膜的上部有選擇地形成耐氧化性膜的工序；以及(c)以所述耐氧化性膜為掩模，通過進一步氧化所述半導體襯底的邊緣部，在所述邊緣部上形成比所述第1氧化膜厚的第2氧化膜的工序。
2．如權利要求1所述的半導體襯底的處理方法，其特征在于所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(c)包含工序(c-1)，在該工序(c-1)中形成所述第2氧化膜，以便在完全地氧化延伸到所述邊緣部的所述SOI層的同時，也氧化所述邊緣部的剩下的部分。
3．如權利要求1所述的半導體襯底的處理方法，其特征在于所述半導體襯底是用鍵合法形成的SOI襯底，在所述一個主面的表面上具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(c)包含工序(c-1)，在該工序(c-1)中形成所述第2氧化膜，以便在完全地氧化延伸到所述邊緣部的所述SOI層的同時，也氧化所述邊緣部的剩下的部分。
4．如權利要求1所述的半導體襯底的處理方法，其特征在于所述半導體襯底是體硅襯底，具備在所述邊緣部和所述另一個主面上形成的多晶硅層，所述工序(c)包含工序(c-1)，在該工序(c-1)中形成所述第2氧化膜以免完全地氧化所述多晶硅層。
5．如權利要求2或權利要求3所述的半導體襯底的處理方法，其特征在于所述工序(a)包含形成所述第1氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
6．如權利要求5所述的半導體襯底的處理方法，其特征在于所述工序(b)包含在所述中央部與規定所述有源區的場氧化膜的圖形相一致在所述耐氧化性膜中形成圖形的工序，所述工序(c)包含在所述中央部與所述耐氧化性膜的所述圖形相一致將所述第2氧化膜作為所述場氧化膜來形成的工序。
7．一種半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述處理方法的特征在于包括(a)形成氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序；(b)在除所述中央部以外的所述氧化膜的上部形成抗蝕劑掩模的工序；以及(c)以所述抗蝕劑掩模為刻蝕掩模，有選擇地除去所述中央部的所述氧化膜并使所述SOI層露出，同時在所述邊緣部留下所述氧化膜的工序。
8．如權利要求7所述的半導體襯底的處理方法，其特征在于還包括(d)在所述邊緣部的所述氧化膜上形成耐氧化性膜的工序。
9．如權利要求7或權利要求8所述的半導體襯底的處理方法，其特征在于所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述工序(a)包含形成所述氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
10．一種半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述處理方法的特征在于包括(a)形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序；(b)在所述中央部的所述第1氧化膜的上部有選擇地形成抗蝕劑掩模的工序；(c)以所述抗蝕劑掩模為刻蝕掩模，有選擇地除去所述半導體襯底的邊緣部的所述第1氧化膜和所述SOI層并露出所述埋入氧化膜的工序；以及(d)進一步氧化所述抗蝕劑掩模的下部的所述第1氧化膜以形成比所述第1氧化膜厚的第2氧化膜，同時進一步加厚已露出的所述埋入氧化膜的工序。
11．一種半導體襯底的處理方法，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，所述半導體襯底是用SIMOX法形成的SOI襯底，在所述一個主面的表面內具備在整個面上按順序層疊形成的埋入氧化膜和SOI層，所述處理方法的特征在于包括(a)形成第1氧化膜以便覆蓋所述半導體襯底的所述中央部和所述邊緣部的工序；(b)在所述中央部的所述第1氧化膜的上部有選擇地形成抗蝕劑掩模的工序；(c)以所述抗蝕劑掩模為刻蝕掩模，利用干法刻蝕有選擇地除去所述半導體襯底的邊緣部的所述第1氧化膜、所述SOI層和所述埋入氧化膜并露出所述SOI層下部的基底襯底的工序；以及(d)進一步氧化所述抗蝕劑掩模的下部的所述第1氧化膜以形成比所述第1氧化膜厚的第2氧化膜，同時在已露出的基底襯底上形成第3氧化膜的工序。
12．如權利要求10或權利要求11所述的半導體襯底的處理方法，其特征在于所述工序(d)包含形成所述第2氧化膜以便將所述中央部的所述SOI層的厚度減薄到適合于形成半導體元件的厚度的工序。
13．一種半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，其特征在于在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述邊緣部處具備達到所述埋入氧化膜的厚度的氧化膜。
14．一種半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，其特征在于在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述埋入氧化膜內包含硅島，延伸到所述邊緣部的所述埋入氧化膜內的硅島密度比所述中央部的所述埋入氧化膜內的硅島密度低。
15．一種半導體襯底，該半導體襯底具有一個主面、其相對一側的另一個主面和側面部，所述一個主面中規定形成有源區的中央部，規定包含所述中央部的周邊區域和所述側面部的邊緣部，其特征在于在所述一個主面的表面內具備按順序層疊形成的埋入氧化膜和SOI層，在所述埋入氧化膜內包含硅島，在所述邊緣部處沒有形成所述埋入氧化膜和所述SOI層。
全文摘要
本發明提供防止了來自襯底邊緣部的塵粒的半導體襯底的處理方法和半導體襯底。對SOI襯底10的邊緣部和下主面進行氧化形成氧化膜13。在該氧化工序中將在SOI襯底10的邊緣部和下主面上露出的氧化膜11作為下敷氧化膜來使用,與LOCOS(硅的局部氧化)氧化同樣地進行。因而,在SOI襯底10的邊緣部和下主面上氧化膜13的厚度比氧化膜11厚。
文檔編號H01L21/02GK1213843SQ9811598
公開日1999年4月14日 申請日期1998年7月15日 優先權日1997年10月6日
發明者巖松俊明, 山口泰男, 前田茂伸, 一法師隆志, 平野有一 申請人:三菱電機株式會社