專利名稱：亞基本圖線尺寸圖形的形成的制作方法
技術領域：
本發明涉及集成電路制造過程中亞基本圖線尺寸圖形(sub-groundrulefeatures)的形成。尤其涉及利用化學機械拋光技術的金屬線的形成。
在電子器件的制造過程中，需要在基底上形成一些絕緣層、半導體層和導電層。這些層被構圖以形成一些圖形(features)和空白(spaces)。這些圖形和空白被構圖以形成各種器件，如晶體管、電容器和電阻。然后把這些器件連接起來以實現需要的電學功能，形成一個集成電路(IC)。各種器件層的形成和構圖是通過現有的制造技術實現的，如氧化、注入、沉積、硅外延生長、光刻和刻蝕。這些技術在S．M．Sze的“VLSI技術”(VLSI Techno1ogy，2nd ed，New York，McGraw-Hill，1988)一書中進行了描述，此處僅用來作為參考。
對集成電路進一步小型化的要求導致更小和更密排的圖形和空白以提高基底單位面積上的器件密度。然而，這些圖形和空白的大小取決于光刻系統的分辨能力。這是指最小圖形尺寸(F)或基本圖線尺寸(GR)。
用于對上述基底構圖以形成圖形的光刻技術典型地包括在基底的表面上沉積一層光致抗蝕層。用一個產生例如深紫外線(DUV，deep ultra-violet)輻射的曝光光源照射一個包括所需圖案的掩模；此照射產生一個投射的或印刷于基底表面的掩模的圖像，由DUV的輻射選擇性地對光致抗蝕劑層曝光。依據所用的是正的還是負的光致抗蝕劑，在顯影過程中要么去除光致抗蝕劑的曝光部分，要么去除光致抗蝕劑的未曝光部分，以便選擇性地暴露下面的基底區域。然后用例如反應離子刻蝕(RIE)對上述暴露部分進行構圖或刻蝕，以產生圖形和空白。因此，圖形尺寸由用于產生掩模圖像的曝光源的波長和用于在光致抗蝕層上投射該圖像的光學系統的精度限制。
為了提高密度和現有光刻系統的能力，有必要產生比上述圖形或基本圖線尺寸更小的圖形和空白。
作為一個例子，金屬線用來把一個集成電路的各個器件互相連接起來。金屬線通常由下列兩種方式之一制得1)在一個半導體基底上沉積一個金屬層；在該金屬層之上沉積一個光致抗蝕劑層；對該光致抗蝕劑層進行構圖以在上述金屬層之上形成一些開口；以及刻蝕掉開口中的金屬，2)用光刻工藝在基底中形成一些開口或溝槽；以及在這些開口內沉積金屬。多余的金屬可以通過采用蝕刻劑或采取化學機械拋光技術的平坦化方式去除，以除去基底表面之上的多余金屬。
為了提高集成電路的密度，需要更小的圖形如金屬線。盡管降低圖形尺寸的一種方式是考慮采用更先進的能夠產生更小圖形的光刻系統，但是這需要大量資金。另外，在制造過程中這種更先進的光刻系統并不可行，因為它們增加原料準備時間或者它們所使用的材料，例如光致抗蝕劑很貴。
根據上述討論，人們希望能生產亞基本圖線尺寸的圖形。
發明者已經發現了一種用化學機械拋光技術在一個絕緣體基底上形成小尺寸金屬線的方法。
根據本發明，一個帶有第一絕緣層的基底用光刻技術構圖，并刻蝕，以在基底上打開一個溝槽。然后在該溝槽內填充一個第二絕緣層。再用化學機械拋光對此第二絕緣層進行平面化處理，直到第一絕緣層的表面之上的第二絕緣層被去除，只剩下溝槽內的作為插塞的第二絕緣材料。
繼續進行化學機械拋光，直至在絕緣插塞的各側形成一些小溝槽。這些溝槽即亞基本圖線尺寸圖形，可以再用金屬填充，并用化學機械拋光去除多余的金屬以形成亞基本圖線尺寸圖線。
可供選擇地，保留在基底內的絕緣材料插塞可被刻蝕掉并以與第一絕緣層相同的絕緣材料代替。這樣，第一個介電結構具有全部相同的材料并且其內具有亞基本圖線尺寸的金屬線。
以下結合附圖來詳述本發明的優選實施例。附圖中
圖1-6顯示了根據本發明的一個實施例形成亞基本圖線尺寸圖形的過程中的一個基底的截面圖；圖7是顯示一個絕緣基底上被由于化學機械拋光而形成的凹槽包圍的開口的原子力顯微照片。
本發明涉及在半導體制造過程中亞基本圖線尺寸圖形的形成。為了便于對本發明進行討論，正文中描述了金屬線的形成。但是，本發明涉及一般的亞基本圖線尺寸圖形的形成。在一個實施例中，亞基本圖線尺寸圖形的產生通過拋光如化學機械拋光(CMP，chemical mechanical polishing)實現。
參考圖1，這里示出了一個半導體基底12，例如一個硅晶片。也可以是其它基底，例如鍺、砷化鎵、絕緣體外延硅(SOI)或其它半導體材料。所述晶片包括一個形成于其上的集成電路(未示出)。該集成電路包括，例如，隨機存取存儲器(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、只讀存儲器(ROM)和專用集成電路(ASIC)。集成電路也可以是邏輯器件或其它器件。該集成電路可以處于制造工藝中的任意階段。典型地，同時在晶片上并列地形成多個集成電路。工藝完成后切割晶片使之分離成許多單個的芯片。最后包裝這些芯片成為最終產品。為了便于理解，本發明以描述在一基底上形成一個單獨的集成電路進行說明。
作為示例，一層包括例如二氧化硅的介電材料的絕緣層12沉積在包括集成電路的基底10上。各種氧化物，例如原硅酸四乙酯(TEOS)、氧化硅烷(Silane oxide)、SAUSG、LPTEOS(低壓沉積TEOS)和HDP TEOS(高密度等離子沉積TEOS)等也可用來形成上述介電層。也可用SiN形成介電層。該介電層用作層間介電層。該介電層應該足夠厚以絕緣上述基底表面和導電層。典型地，該介電層約為幾千埃厚。
用現有的光刻技術對絕緣層構圖。此技術包括，例如，沉積一層對光刻系統的曝光光源的波長敏感的光致抗蝕劑層13。以一種曝光光源利用一個掩模對光致抗蝕劑層進行選擇性曝光。然后用一種顯影液去除光致抗蝕劑層的曝光的部分，產生一個暴露下面的介電層的開口14。盡管以上描述的是一種正性的光致抗蝕劑，但也可以用其它光致抗蝕劑，如負性光致抗蝕劑。
參考圖2，刻蝕基底，以去除未被光致抗蝕劑層保護的區域14內的介電材料12的一部分。這種刻蝕包括例如反應離子刻蝕(RIE)。區域14應有足夠的深度以便容納將要形成的亞基本圖線尺寸圖形的深度。直觀地講，開口14的寬度W1約是上述光刻系統的基本圖線尺寸。
在圖3中，光致抗蝕層被去除以暴露出介電層12。然后在該介電層上沉積一層絕緣層15，填充開口14和介電層12的表面。絕緣層15可以由各種材料組成。這些材料包括多晶硅(poly)、氧化物或任意的絕緣材料，只要它不同于介電層12。去除工藝，例如化學機械拋光對層12和層15之間的選擇性應該能夠足以去除層15而不明顯地改變層12。在一個實施例中，層12和層15之間選擇性比大于或等于5∶1(層12∶層15≥約5∶1)。在一個實施例中，上述絕緣層包括多晶硅。絕緣層15的厚度應足以有效地填充上述開口，并使后續拋光工藝能在介電層12和絕緣層15之間形成一個平整的表面。
參考圖4，層15被拋光。在一個實施例中，層15用例如化學機械拋光技術拋光。化學機械拋光去除絕緣層15，暴露介電層12的表面。結果，一個由上述絕緣層材料15構成的插塞16保留在開口14內。該化學機械拋光工藝產生一個具有插塞16和介電層12的平面的表面。
根據本發明，在暴露了介電層12以后繼續保持化學機械拋光工藝一小段時間，以使基底過度拋光。已經發現過度拋光可以去除上述介電層12與絕緣層15的交界部分17，而上表面20和21仍然基本上保持在一個平面上。所形成的溝槽的寬度W2小于W1。這些溝槽便是亞基本圖線尺寸圖形。上述化學機械拋光工藝的持續時間取決于待形成的溝槽的所需深度和寬度。此外，該持續時間還取決于材料15的去除速率。典型地，化學機械拋光過度拋光時間約在10到60秒范圍內。
在圖5中，在基底上沉積一層導電材料層30，填充溝槽18并覆蓋介電層13。該導電層包括例如鎢、鋁和銅。用于在集成電路內將各個器件互相連接的其它導電材料也可以采用。該導電材料層的厚度應足以完全填充溝槽。典型地，應該有多余的材料充滿介電層12的上表面。
參考圖6，導電層被拋光，暴露出插塞16和介電層12的表面。結果，溝槽18由導電材料填充，形成了用于例如將集成電路器件互連的金屬線。
可供選擇地，可以用光刻技術刻蝕掉插塞16并代之以與基底12相同的材料。在這種情況下，除上述金屬線18以外，基底12內的所有材料都相同。
圖7是用原子力顯微技術(atomic force microscope)取得的一張顯示本發明的照片。基底包括沉積于其上的二氧化硅層。該氧化層是用現有的化學氣相沉積工藝選用TEOS沉積制得。第二絕緣層是未摻雜多晶硅。用光刻技術形成的開口寬度約為0．3μm(3000埃)且由多晶硅填充。用于形成該開口的光刻系統的基本圖線尺寸為0．25μm。
刻蝕該開口和進行化學機械拋光步驟之后，該開口各側將形成凹陷(troughs)，參見圖7中開口周圍的黑色環。這些凹陷的深度為590埃而寬度為630埃，遠遠小于光刻系統的基本圖線尺寸。
盡管本發明已經參照各個實施例進行了具體的說明和描述，但是本領域的技術人員將認識到在不背離本發明范圍的情況下可以對其進行各種修正和變化。僅僅作為例子，以具體材料的絕緣層和介電層的實施例對本發明進行了闡述性說明。另外，開口的尺寸可以就具體的應用進行變化。因此本發明的范圍不應該受以上描述內容限定，而應該根據所附的權利要求內容以及其全部范圍的等同物進行限定。
權利要求
1．一種用于在集成電路的制造中形成亞基本圖線尺寸圖形的方法，包括提供一個其上沉積了介電層的基底；在該介電層上形成一個開口；在該基底之上沉積一個絕緣層，填充上述開口并覆蓋所述介電層；以及拋光所述絕緣層，以暴露出所述介電層并在所述開口內形成一個絕緣柱，其中，基底被過度拋光，以除去在所述絕緣柱和所述介電層的界面處的介電層部分，被除去的部分形成亞基本圖線尺寸圖形。
全文摘要
一種用于在基底上形成一個非常小直徑金屬的方法,包括:用光刻技術在基底上形成一個開口,用一種介電材料填充該開口并用化學機械拋光技術平面化該基底,持續化學機械拋光工藝以便在介電層的各側形成溝槽,用金屬填充這些溝槽并用化學機械拋光技術平面化該金屬層。
文檔編號H01L21/304GK1204151SQ98115620
公開日1999年1月6日 申請日期1998年6月30日 優先權日1997年6月30日
發明者羅伯特·普萊斯爾 申請人:西門子公司