專利名稱：插塞的制造方法
技術領域：
本發明涉及一種半導體制作工藝，特別涉及一種插塞(plug)的制造方法。
鎢插塞廣泛地應用于超大型集成電路的多重內連線上(interconnection)。而且目前最重要的就是如何控制鎢回蝕(etch back)制作工藝所產生的凹槽(recess)現象。在鎢回蝕過程中，為了完全去除晶片上的殘留鎢金屬，需要進行長時間的過蝕刻(overetching)步驟，以避免產生電流短路。然而，過蝕刻的時間越長，則鎢插塞的凹槽現象越嚴重。而且當半導體結構需要多層的堆疊結構時，則凹槽現象會越來越嚴重。凹槽現象會導致半導體元件的電性變差或者合格率降低。而現有的化學機械研磨(CMP)法，雖然可以減輕這種凹槽現象，但是由于化學機械研磨法的機械裝置太昂貴，因此會增加制造成本。
圖1A～1D表示現有插塞的制造流程剖面圖。請參照圖1，首先提供一基底10，此基底10例如形成有一底部金屬層12，底部金屬層12是設置用來導通其它結構的區域。然后以化學氣相沉積(CVD)法形成一層介電層14覆蓋基底結構。接著，以傳統的微影蝕刻技術對介電層14構圖以形成一開口16暴露出底部金屬層12。
請參照圖1B，形成一層黏著層(glue layer)18，覆蓋開口16中的底部金屬層12與介電層14以及介電層14的側壁。黏著層18的目的在于增加后續制作工藝中插塞物質的黏著性，以及作為蝕刻中止層之用。其中，黏著層的材質例如為鈦(Ti)/氮化鈦(TiN)或氮化鈦。其形成方法為先沉積一層鈦覆蓋該底部金屬層12、開口16中介電層14的側壁與介電層14。然后以氮化反應的方式或者是以反應濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，以化學氣相沉積法沉積插塞物質20覆蓋介電層14上的黏著層18與開口16中的黏著層18。其中插塞物質20的材質例如為鎢，或者為鋁。
請參照圖1C，以各向異性的干蝕刻法或化學機械研磨法回蝕插塞物質20，并完全去除插塞物質20以暴露出介電層14，使得插塞物質20形成插塞，然而在這種現有技術中插塞的表面上會產生凹槽22。
請參照圖1D，接著，進行后續的制作工藝，例如形成一層金屬層24覆蓋插塞，以形成底部金屬層12/插塞/金屬層24的堆疊結構。由于插塞上會產生凹槽22，因此覆蓋插塞的金屬層24上也會有凹槽26產生。當半導體結構需要多層的堆疊結構時，則凹槽現象會越來越嚴重。而且在后續的沉積另一層介電層覆蓋此具有凹槽的金屬層24時，則會導致介電物質殘留在金屬層24的凹槽中，而無法清除干凈，導致電性變差或者合格率降低。
因此，本發明的主要目的是提供一種插塞的制造方法，以改善插塞的凹槽現象，以避免電性變差或者合格率降低。
根據本發明的主要目的，提供一種插塞的制造方法，包括下列步驟提供一基底，此基底上形成有一介電層，其中介電層上形成有一開口，并且此開口暴露出基底上一用來導通其它結構的區域。然后形成一黏著層覆蓋開口中用來導通其它結構的區域、開口中介電層的側壁與介電層。接著，形成插塞物質層覆蓋位于開口中與介電層上的黏著層。然后回蝕插塞物質層，并且使插塞物質層的高度大約高于介電層上的黏著層。接著形成金屬層覆蓋鎢層。上光致抗蝕劑覆蓋位于開口上的金屬層，并且暴露出特定區域的金屬層，以及蝕刻暴露出的金屬層與位于介電層上的插塞物質層直至大約暴露出介電層的表面，藉以使得插塞物質層形成插塞。
本發明之特征之一系保留部分的插塞物質，使插塞物質的高度大約高于介電層上的黏著層，約200～500埃。并且以光致抗蝕劑同時對金屬層與插塞物質構圖。因此可避免插塞產生凹槽現象。以避免半導體元件的電性變差與合格率降低。
本發明的特征之二是同時對金屬層與插塞物質構圖，因此不須在制作工藝中加入額外的步驟，即可形成插塞。
本發明的特征之三是不須使用昂貴的化學機械研磨法的機械裝置，即可制造無凹陷現象的插塞，以降低制造成本。
下面結合附圖和實施例對本發明作進一步詳細的說明，其中圖1A～1D表示現有插塞的制造流程剖面圖；以及圖2A～2E表示本發明一優選實施例的一種插塞的制造流程剖面圖。
請參照圖2A，圖2A～2E表示本發明一優選實施例的一種插塞的制造流程剖面圖。首先提供一基底30，此基底30例如形成有一底部金屬層31，底部金屬層31是設置用來導通其它結構的區域，其材質例如為鋁合金。然后例如以化學氣相沉積法形成一層介電層32覆蓋基底結構，介電層32的材質例如為二氧化硅。接著，以傳統的微影蝕刻技術對介電層32構圖以形成一開口33暴露出底部金屬層31。本實施例中設置用來導通其它結構的區域系以底部金屬層31為例，然而本發明不限于此，開口33也可以例如暴露出基底30上的源/漏極區(未顯示)，此源/漏極區是設置用來導通其它結構的區域。
請參照圖2B，接著，形成一層黏著層35覆蓋開口33所暴露出的底部金屬層31、介電層32的側壁與開口33外的介電層32。黏著層35的目的在于增加后續制作工藝中插塞物質的黏著性，以及作為后續蝕刻制作工藝的蝕刻中止層之用。其中，黏著層的材質例如為鈦/氮化鈦或氮化鈦。其形成方法為先沉積一層鈦覆蓋開口33暴露出的底部金屬層31、開口33中介電層32的側壁與介電層32，然后以氮化反應的方式或者是以反應濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，例如以化學氣相沉積法沉積插塞物質37覆蓋介電層32上的黏著層35與開口33中的黏著層35。其中插塞物質37的材質例如為鎢，或者為鋁。
請參照圖2C，然后，例如以各向異性的干蝕刻法回蝕插塞物質37。不同于圖1C中現有技術的完全去除插塞物質20以暴露出介電層14，本發明系保留部分插塞物質37，使插塞物質37的高度大約高于介電層32上的黏著層35，此高度約為200～500埃。藉以避免后續的蝕刻步驟造成插塞產生凹槽現象。
請參照圖2D，例如以化學氣相沉積法沉積一層金屬層39覆蓋插塞物質37，金屬層39的材質例如為鋁合金。然后上光致抗蝕劑41覆蓋基底結構并暴露出部分的金屬層39。
請參照圖2E，接著例如使用干蝕刻法蝕刻暴露出的金屬層39，以及以次干蝕刻法進一步蝕刻所保留的插塞物質37以形成插塞，并且以黏著層35作為蝕刻中止層直至大約暴露出介電層32。然后，進行后續的制作工藝，例如去除光致抗蝕劑41。
本發明的插塞制造方法，可避免插塞物質的回蝕步驟，造成開口33產生凹槽現象。而且因為在對金屬層39構圖時，同時使插塞物質37形成插塞，因此不須在制作工藝中加入額外的步驟。
本發明的特征之一是保留部分的插塞物質37，使插塞物質37的高度大約高于介電層32上的黏著層35約200～500埃。并且以光致抗蝕劑41同時對金屬層39與插塞物質37構圖。因此可避免插塞產生凹槽現象。并避免半導體元件的電性變差與合格率降低。
本發明的特征之二是同時對金屬層39與插塞物質37構圖，因此不須在制作工藝中加入額外的步驟，即可形成插塞。
本發明的特征之三是不須使用昂貴的化學機械研磨法的機械裝置，即可制造無凹槽現象的插塞，以降低制造成本。
雖然本發明已結合一優選實施例進行了說明，然其并非用以限定本發明，對本領域技術人員來說，在不脫離本發明的精神和范圍的情況下，可作各種改進。
權利要求
1.一種插塞的制造方法，包括下列步驟提供一基底，該基底上形成有一介電層，其中該介電層上形成有一開口，并且該開口暴露出該基底上一設置用來電性導通的區域；形成一黏著層覆蓋該基底上設置用來電性導通的區域、該介電層的表面與開口中介電層的側壁；形成一插塞物質層覆蓋開口中與介電層上的黏著層；回蝕該插塞物質層，并且使該插塞物質層的高度高于介電層上的黏著層；形成一金屬層覆蓋插塞物質層；上一光致抗蝕劑，并且暴露出所述金屬層的一特定區域；以及蝕刻暴露出的金屬層的所述特定區域與介電層上的插塞物質層直至大約暴露出介電層的所述表面，藉以使插塞物質層形成插塞。
2.如權利要求1所述的插塞的制造方法，其中，基底上形成有一底部金屬層，以及所述介電層覆蓋該底部金屬層。
3.如權利要求2所述的插塞的制造方法，其中，所述設置用來電性導通的區域為一底部金屬層。
4.如權利要求1所述的插塞的制造方法，其中，所述插塞物質層的材質包括鎢。
5.如權利要求1所述的插塞的制造方法，其中，所述插塞物質層的材質包括鋁。
6.如權利要求1所述的插塞的制造方法，其中，所述介電層的材質為二氧化硅。
7.如權利要求1所述的插塞的制造方法，其中，所述黏著層的材質為鈦/氮化鈦。
8.如權利要求1所述的插塞的制造方法，其中，所述黏著層的材質為氮化鈦。
9.如權利要求1所述的插塞的制造方法，其中，形成所述黏著層的方法包括下列步驟沉積一鈦層于所述開口中，覆蓋所述設置用來電性導通的區域、該開口中介電層的側壁與所述介電層；以及形成一氮化鈦層覆蓋所述鈦層的表面。
10.如權利要求9所述的插塞的制造方法，其中，形成該氮化鈦層的方法包括反應濺射法。
11.如權利要求9所述的插塞的制造方法，其中，形成該氮化鈦層的方法包括氮化反應法。
12.如權利要求1所述的插塞的制造方法，其中，形成所述插塞物質層的方法為化學氣相沉積法。
13.如權利要求1所述的插塞的制造方法，其中，回蝕所述插塞物質層的方法為干蝕刻法。
14.如權利要求1所述的插塞的制造方法，其中，所述插塞物質高于所述介電層上所述黏著層的高度約為200～500埃。
15.如權利要求1所述的插塞的制造方法，其中，形成所述金屬層的方法為化學氣相沉積法。
16.如權利要求1所述的插塞的制造方法，其中，所述底部金屬層的材質為鋁合金。
17.如權利要求1所述的插塞的制造方法，其中，所述金屬層的材質為鋁合金。
全文摘要
一種插塞的制造方法，包括下列步驟，提供一基底，形成具有開口的介電層覆蓋基底。然后形成黏著層覆蓋開口，接著形成插塞物質覆蓋位于開口中與介電層上的黏著層。然后回蝕插塞物質，并且使插塞物質的高度大約高于介電層上的黏著層。接著形成金屬層覆蓋鎢層。上光致抗蝕劑，然后同時對金屬層與介電層構圖，使得插塞物質形成插塞。本發明的特征是保留部分插塞物質，使插塞物質的高度大約高于介電層上的黏著層。
文檔編號H01L21/28GK1239823SQ9811522
公開日1999年12月29日 申請日期1998年6月24日 優先權日1998年6月24日
發明者何青原, 侯上勇 申請人:世大積體電路股份有限公司