專利名稱：集成電路的時鐘相位差最小化系統和方法
技術領域：
本發明涉及到集成電路封裝，確切地說是涉及到使集成電路時鐘相位差減為最小的封裝系統和方法。
倒裝片技術，有時稱為可控折疊芯片連接(C4)技術是完全既成的并被顛倒地用來將芯片連接于二級封裝件(襯底)。此技術通常涉及到將焊球置于芯片I/O焊點上、反轉芯片并將其焊接到帶有相同的焊點圖形的襯底上以便在芯片與襯底之間形成互連。
圖1示意地示出了這類產品的一個例子。為了對焊球和C4技術進行討論，可參見R.Tummala和E.Rymaszewski的《微電子學封裝手冊》(Von Nostrand Reinhold，1989)及“焊球連接技術”，IBM J.of Res.and Dev.，37，No.5，1993年9月，pp.581-676。
歷史上，襯底僅僅是一個二極封裝(亦即一個帶有布線層的無源件)。這種襯底是陶瓷、玻璃陶瓷、甚至是硅。襯底的目的僅僅是在襯底上各芯片之間提供布線方法。
處理器包含許多與外部輸入一起工作于當前狀態以計算系統的下一狀態的鎖存器(保持系統的狀態)和邏輯。理想情況下，時鐘嚴格同時地作用于所有鎖存器以便同時地完成向這一新計算狀態的過渡。
實際上，時鐘不可能準確地同時到達每一個鎖存器，故不是所有的鎖存器都在準確的同一時間開關。若第一鎖存器的輸出對第二鎖存器的輸入起作用(直接地或通過邏輯電路)，且時鐘到達第二鎖存器的時刻相對于時鐘到達第一鎖存器的時刻的誤差為±x，則為了使第二鎖存器提前x而獲得數據就必須使標稱周期時間(機器中的最壞情況延遲路徑)增加x。由于第一鎖存器可能在假設的時間之后x時獲得有關的數據，故實際的標稱周期時間須增加2x。這是時鐘相位差對性能的一種影響，是一個加至處理器標稱周期時間的因素，用來考慮時鐘信號到達處理器不同部位的誤差。
時鐘信號是芯片的主要輸入。它是一個振蕩器脈沖。在一個實際的中央處理器(CP)芯片中，通常有數萬個由這一時鐘選通的鎖存器。若典型門的輸出端數為f，且有n個鎖存器，則在原始時鐘脈沖(芯片的主輸入)與任一被此時鐘選通的鎖存器之間必須有logf(n)個中間級驅動器。在實際系統中可能多達10級。
由于樹的各枝到源的距離不同，在輸出端樹型結構中提供的那些重驅動的級是不對稱的，因而不能準確地驅動同樣數目的鎖存器。亦即布線長度不同，且負載不同。這些是對時鐘相位差的主要貢獻。而且當周期時間變得更快時，此問題更大。
由于微處理器中的大多數硅區是有源的，故重驅動的中間級不能置于理想位置；而只好置于“空白”位置。這就造成不對稱。
在復合微處理器的習慣設計中，硅表面無法用常規圖形“撒布”時鐘重驅動級。時鐘驅動電路的常規“撒布”可能干擾邏輯電路的物理數據流且可能有損于周期時間。亦即難以降低相位差，且在任何實際的單片處理器中不可能使其可忽略。
本發明的目的是用C4技術在有源襯底上提供一種精確而高度可控的時鐘分配網絡(以下稱為副襯底或芯片)，并通過此網絡以最小的相位差時鐘信號分配到另一有源襯底(以下稱為主襯底或芯片)。注意，通常主襯底元件密集且耗散大量功率，而副襯底元件稀少且消耗的功率明顯較少。
本發明的另一目的是在元件稀少的副襯底上提供“靜噪總線”，使數據更易于高速地傳送到主襯底的各個點。
本發明的另一目的是在副襯底上提供為主襯底上較高功率邏輯(例如處理器)所用的其它低功率外圍硬件(例如DRAM)。
本發明的又一目的是用同一C4技術提供第三(以及更高階)襯底。
根據本發明的一種情況，二個有源芯片(即含有有源電路的二者)被連接在一起。為此有二個先決條件1.所有芯片產生的總熱量不多于可移走的熱量。
2.各芯片尺寸不同或彼此偏離地連接。其優點是使I/O焊點可用其它封裝件的連接方法為偏芯片連接所接近。或芯片尺寸相同，且面對面地對準并連接，則I/O焊點無法接觸。若一個小芯片連接于一個較大的芯片，或若尺寸相同的芯片偏離地連接在一起，芯片表面各部位可用引線焊接方法連接到另一襯底。實際上，若在第三表面上提供了接收較小芯片的溝槽，則用C4技術可將二芯片中較大芯片上的焊點焊接到一個更大的第三襯底。
本發明的另一種情況是將消耗明顯功率的元件密集的復合邏輯電路焊接到消耗顯著更少功率的元件稀少的有源芯片。
元件稀少的副芯片可用來以極為可控的方式分配時鐘信號；用作可比主芯片表面上更高速地在靜噪環境中工作的長的總線的靜噪介質；以及用作其它類型的可選低功率器件(例如DRAM)。由于提供了較高性能的通信和較好的系統級的相位差控制并導致更價廉的封裝件，故這是有用的。
本發明將參照下列附圖進行解釋，其中圖1示出了用C4連接于副襯底的一個主襯底。
圖2示出了一個分成256個方塊(每塊的中央有一個I/O焊點)的16mm×16mm的芯片。
圖3示出了16mm×16mm網格上256個方塊的時鐘驅動和校正電路。
圖4示出了以二元樹形式實現的時鐘網絡的對稱布線方式。
圖5示出了根據本發明的靜噪總線上的一個引線。
圖6示出了根據本發明而構成的主封裝件和副封裝件的第一實施例。
圖7示出了根據本發明而構成的主封裝件和副封裝件的第二實施例。
圖8示出了根據本發明焊接的主芯片、副芯片和第三芯片。
圖9示出了一個使時鐘信號延遲一定時間量的時鐘修整電路。
在現有的單片微處理器系統中，時鐘分配網絡是預置在處理器芯片本身之中。相反，在根據本發明的系統中，主襯底可以是一個不帶時鐘分配網絡的微處理器芯片，而時鐘分配網絡提供在副襯底上。注意此電路以及與此二系統相關的功率是相同的，亦即本發明本身不發生功率或冷卻問題。
而且，若除了時鐘分配網絡，副襯底上沒有其它東西，則副襯底的有源區極為寬裕，故時鐘樹的重驅動節點可理想地分布。具體地說，重驅動級可安排在對稱的位置，并在整個樹中的所有引線長度和負載都是完全相同的。如上所述，這在帶有集成在微處理器芯片中的時鐘分配網絡的任何實際的微處理器芯片中是不可能的。
在本發明中，元件密集的主襯底(例如微處理器)被想象地分割成大量的方塊(例如1mm×1mm或更小)，且時鐘I/O焊點位于各塊的中央。方塊中的所有鎖存器由方塊中央的時鐘焊點驅動。此結構示于圖2。
具體地說，圖2示出了一個劃分成16×16個塊(每個塊為1mm×1mm)的16mm×16mm的芯片。I/O焊點200示于各塊的中央。此I/O焊點是一個本地時鐘輸入焊點并驅動此塊中的所有鎖存器。此圖中由I/O焊點到鎖存器的最壞情況Manhattan距離為1mm。
這些I/O焊點的時鐘輸入通過焊球連接被提供給含有用于主芯片邏輯的時鐘分配電路的副襯底上完全相同地分布的I/O焊點。由于副襯底上的時鐘分配網絡稀疏，主時鐘信號同時到達副襯底上的所有驅動器焊點，故對于主襯底上的所有塊，可保證誤差極小。這在現有的帶集成時鐘分配網絡的微處理器中是不可能的。
而且，由于副襯底上的電路極為稀疏，為了更好地控制相位差，還可將時鐘修整和校準電路預置于時鐘分配網絡中。這樣，本發明就在通過消除相位差而改善周期時間的同時簡化了時鐘分配設計。
例如，圖3示出了16mm×16mm芯片區各塊中的50μm×400μm的矩形300。這些矩形代表與各塊相關的時鐘修整和校準電路所需的區域。這些矩形中的電路更適于提供健全的時鐘修整和校正，且顯然由圖知所涉及的區域是無關緊要的。
圖4示出了副襯底上構成二元樹形式的時鐘樹的最佳布線布局。注意從主時鐘輸入402到每個葉節點400的距離準確地相同，且沿每一輸出端節點方向的負載輸出端數完全相同。位于每個葉節點處的是一個用來驅動該葉節點處的輸出腳的驅動電路(未示出)。
時鐘修整電路(或控制電路)包含只掃描控制鎖存器，其狀態在輸出時鐘信號之前引起電路將時鐘邊界相對于參考(輸入時鐘)信號向后移動。圖3中的每個塊具有其自身的狀態控制鎖存器，而且所有這些鎖存器都被連接于副襯底上的同一掃描環。根據本發明，通過探測主(或副)襯底上發射的時鐘信號，然后通過掃描環調節時鐘邊界，可進一步控制時鐘相位差。這是一個標準技術。
圖9的電路運行如下。一個待偏移的總的時鐘信號到達圖9修整電路的過程延遲電路903的輸入901。過程延遲電路包含使輸入信號延遲100ps的延遲元件。復用器905由控制鎖存器900a控制而選擇延遲了的或未延遲過的信號。復用器905的輸出被提供給精細延遲電路904，904也包含使信號增加延遲25ps的延遲元件。復用器902被控制鎖存器900b和900c控制而選取所需的輸出信號。復用器902的輸出是原來輸入到電路904的信號被延遲25ps的整數倍之后的延遲信號。
由稀疏的副襯底引起的本發明的另一特點是能夠用于副襯底上的“靜噪總線”。由于主襯底上的金屬層密集地利用，使環境噪聲大得本技術無法工作，故在主襯底上無法實現這一靜噪總線技術。
特別是，由于時鐘分配網絡只需要可用布線通道的不重要的一部分，故副襯底上的大多數布線通道(可能包括幾個整個的金屬層)可以接地，從而為實際通過副襯底的為數很少的信號提供一個高度屏蔽(靜噪)環境。
圖5示出了靜噪總線上的一個信號引線。由于環境非常安靜，可通過阻抗很高的預充電路500將引線預充電到一個中間電壓電平。這一預充電電路恒定地漏電，但高的阻抗使漏電很低。由于耦合的噪聲可很容易地沿隨機方向推動預充電電路，故此電路在噪聲環境中不能使用。
引線的輸入是一個時鐘通道門502，它獲取一個靜態輸入的短樣品，并使小取樣在使總線到達其預充電狀態附近的靜態工作點之前迅速地將預充電的總線拉向恰當的方向。這引起其速度與引線的特征阻抗有關的行波。信號到達遠端要比任何驅動電路取用此信號作為在噪聲環境中的標準傳輸方法對引線充電要快得多。此小信號脈沖由遠端處的標準驅動器504轉換成靜態信號。
在空間許可的情況下，倘若不會在任何靜噪總線周圍產生噪聲環境，則可在副襯底上安置其它的低功率電路。越來越多的其中處理器芯片帶有用作大型L2超高速存儲器的專用DRAM的系統正被提出。在這些系統中，微處理器和L2是緊密地安裝在多芯片組件(MCM)上的性質不同的芯片。
若二個芯片彼此鄰接，則最壞情況下的信號傳播距離約為三個芯片“間距”(一個芯片的三邊)，并且用有效的設計有可能降到二個芯片間距。
然而，若L2是DRAM，則待用功率通常很小，而且根據本發明，DRAM可與副襯底集成并直接焊接到CP芯片上而不引起冷卻問題。這種情況下的最壞情況距離決定于二個芯片間距，并可用有效的設計降為低于一個芯片間距。
借助于降低有限超高速存儲器效應，本技術改善了系統性能。(“有限超高速存儲器”對測得的處理器“單位指令的周期”(CPI)性能的是芯片上超高速存儲器的遺漏率(單位指令遺漏)和與芯片外存儲器分級結構相關的遺漏損失(單位遺漏的周期)的乘積。這種遺漏損失的一個組成是從CP芯片到L2之間的往返所引起的延遲。)也有可能使多周期延遲降為單周期，使干線排布得到改善從而有二階性能獲益。
圖6-8示出了根據本發明的各種實施例。
在圖6中，主副襯底的尺寸可比擬，但以偏離方式通過焊球600連接，從而為外部連接而暴露主襯底的I/O腳602和副襯底的I/O腳604。如上所述，主副襯底都帶有有源電路。
在圖6中，主襯底稍小于副襯底，以便為外部連接而暴露副襯底的I/O腳。主副襯底仍然都帶有有源電路。
如圖8所示，本發明可延伸到還包括一個第三(和更多)襯底。圖8的實施例包括一個主襯底800、副襯底802和第三襯底804。主副襯底用位于相應I/O焊點的焊球806焊接在一起。副襯底的外部I/O焊點808用相同的C4(倒裝片)技術焊接到第三襯底上的焊點。為了便于這一連接，在第三襯底中可提供溝槽以接納主襯底。第三襯底的外部I/O腳810為外部連接而暴露。
本發明提供的另一好處是它導致廉價的封裝件。在處理器/DRAM的情況下，用現有技術要求多芯片組件(二級封裝件)，而這種二級封裝件所要求的面積正比于三級封裝件(例如卡)必須容納的二個芯片。
在根據本發明而制造的處理器/DRAM系統中，由于DRAM副襯底是處理器主襯底的載體，故本身沒有二極封裝件。這種處理器/DRAM單封裝體可用引線或C4直接焊接到第三級封裝件，且所需的面積僅僅正比于副襯底的面積(即單個芯片的面積)。現今應用于這種系統中的同一個第三級封裝件可容納二倍的根據本發明所制造的系統。
雖然根據最佳實施例已描述了本發明，但顯然可對所公布的實施例進行修改而不超越下列權利要求所定義的本發明的構思與范圍。
權利要求
1.一種系統，它包含各具有有源元件的一個主芯片和一個副芯片，上述主芯片和副芯片彼此面對面地被連接，使至少副芯片上的I/O焊點對系統外的連接裝置保持可接觸。
2.根據權利要求1的系統，其特征是主副芯片通過焊球而連接。
3.根據權利要求1的系統，其特征是主芯片的面積小于副芯片的面積。
4.根據權利要求1的系統，其特征是主副芯片以偏離的方式面對面地連接。
5.根據權利要求1的系統，其特征是上述主芯片含有邏輯電路，而上述副芯片含有時鐘分配網絡。
6.根據權利要求5的系統，其特征是上述時鐘分配網絡是一個葉節點位于規格網格上的輸出端樹，每個上述葉節點含有一個I/O驅動電路，每個上述I/O驅動電路驅動一個位于對應于上述葉節點的上述網格點中心的I/O焊點，每個上述I/O焊點連接于主芯片上的相應I/O焊點，每個上述主芯片上的上述I/O焊點用作一個時鐘輸入，每個上述時鐘輸入用來選通此輸入附近并連接于此輸入的儲存元件。
7.根據權利要求6的系統，其特征是至少一個上述I/O驅動電路還包含一個用來使時鐘輸入延遲一個一定的時間量的控制裝置。
8.根據權利要求7的系統，其特征是上述控制裝置儲存將幾個一定的時間量中的一個加以說明的狀態信息，上述狀態信息用由掃描操作設定的儲存裝置來保持。
9.根據權利要求1的系統，其特征是至少上述主副芯片中的一個在一個或更多個金屬布線層上含有無源區和未被利用的布線的區域，其中多個上述布線中的引線被連接于公共地，以致上述布線中的某些引線被上述接地的引線所屏蔽。
10.根據權利要求9的系統，其特征是上述被屏蔽的引線被用來傳輸數據信號。
11.根據權利要求8的系統，其特征是還包含傳輸裝置，它包括一個有源的高阻抗預充電電路和一個將輸入信號選通到引線發送端的電路，上述預充電電路使引線的電壓保持在邏輯電平0和1之間的電平，上述選通電路由時鐘脈沖周期性地開關以對上述輸入信號取樣從而啟動上述傳輸裝置來在靜噪環境下根據上述輸入信號的狀態而傳輸信號脈沖。
12.權利要求9的系統，其特征是上述副芯片含有上述被屏蔽了的引線。
13.根據權利要求12的系統，其特征是上述被屏蔽的引線被用來傳輸信號。
14.根據權利要求13的系統，其特征是還包含傳輸裝置，它包括一個有源的高阻抗預充電電路和一個將輸入信號選通到引線發送端的電路，上述預充電電路使引線的電壓保持在邏輯電平0和1的中間電平，上述選通電路由時鐘脈沖周期性地開關以對上述輸入信號取樣從而啟動上述傳輸裝置來在靜噪環境下根據上述輸入信號的狀態而傳輸小信號脈沖。
15.根據權利要求14的系統，其特征是上述傳輸裝置被用來在上述主芯片上的元件之間傳輸信號。
16.根據權利要求1的系統，其特征是上述副芯片含有DRAM。
17.權利要求1的系統，其特征是還包含帶有接收主芯片的溝槽的一個第三芯片，且副芯片面對面地連接于第三芯片，從而保留上述第三芯片上的I/O焊點可與系統外面的連接裝置接觸。
18.權利要求1的系統，其特征是還包含第二主芯片，其中每個上述芯片面對面地連接于副芯片，使至少上述副芯片上的I/O焊點對上述芯片系統外面的連接裝置保持可接觸。
19.權利要求18的系統，其特征是還包含一個帶有用來接收每上上述主芯片的溝槽的第三芯片，其中副芯片面對面地連接于第三芯片，使上述第三芯片上的I/O焊點對系統外面的連接裝置保持可接觸。
20.一種在分層中帶有多于三層的分層連接的芯片系統，其中在分層結構的每一層中，在每個上述層中的芯片有一個用來接收較下層分層結構子系統的溝槽，且其中每個上述較下層分層結構中最高位的芯片被面對面地連接于上述層的芯片，使上述層的芯片的某些I/O焊點對多層結構的上述層以上的連接裝置可連接。
21.一種集成電路芯片，它在一個或更多個金屬布線層上包含無源區和未利用的布線區，其中布線中的多個引線被連接于公共地，使布線中的某些引線被接地的布線所屏蔽。
22.一種將時鐘信號分配給芯片中多個接收點的方法，其中上述接收點處被接收的上述時鐘信號的相位差被減到最小，上述方法包含下列步驟將上述接收點的I/O焊點置于主芯片表面上的規則網格上，在副芯片上構建一個時鐘分配網絡，其中上述網格的輸出是位于上述副芯片表面上規則網格上的1/O焊點，上述副芯片上的網格是主芯片上網格的鏡象，將上述主芯片面對面地焊接于上述副芯片。
23.權利要求22的方法，其特征是還包含將上述時鐘分配網絡做成沿上述副芯片上每一輸出端點的每一方向具有相等的負載和引線長度的對稱樹，且上述I/O焊點是上述樹的葉節點的步驟。
24.權利要求23的方法，其特征是還包含將一個驅動電路置于每個上述葉節點處的步驟。
25.權利要求24的方法，其特征是還包含為至少一個上述驅動電路提供響應狀態輸入的控制裝置以便使上述驅動電路延遲一個由上述狀態輸入所確定的一定時間量的步驟。
26.權利要求25的方法，其特征是還包含提供用來保持用以控制上述驅動電路的狀態輸入信息的裝置的步驟。
27.權利要求26的方法，其特征是還包含測量上述時鐘信號在多個上述接收點處的到達，以及改變儲存在上述狀態保持裝置中的狀態，以便使上述驅動器響應改變其相對延遲所引起的上述改變了的狀態，從而使上述多個接收點之間的上述時鐘信號的相位差減為最小。
28.一種為芯片上信號引線產生低噪聲環境的方法，它包含下列步驟使上述信號引線通過芯片上的無源表面區，在同一布線平面內使接地的引線鄰近上述信號引線，以及在相鄰的布線平面內使接地的引線鄰近上述信號引線。
29.權利要求28的方法，其特征是還包含通過使小信號能夠斷續地干擾上述靜態值的高阻抗電路，恒定而有源地將上述信號引線預充電到邏輯0和1電平之間有一個靜態值，斷續地將小信號值選通到上述信號引線的發射端以響應數據輸入而干擾上述靜態值，以及在上述信號引線的接收端接收此小信號。
30.權利要求29的方法，其特征是還包含提供一個帶有第一和第二電路元件的主芯片；將高速信號引線置于副芯片上；將上述主芯片面對面地焊接到上述副芯片；將上述信號通過上述焊球從上述主芯片上的上述第一元件驅動到上述副芯片上；用上述副芯片上的上述高速信號引線順利進行傳輸，以及在上述副芯片上的上述高速信號引線的接收端處，通過上述主芯片上的上述焊球將上述信號驅動到上述主芯片上的上述第二元件。
31.一種使邏輯芯片與DRAM芯片之間的傳輸距離減到最小的方法，它包含用倒裝片技術將上述邏輯芯片面對面地焊接到上述DRAM芯片上的步驟。
32.一種制作多芯片系統的方法，它包含下列步驟用倒裝片技術，使第一芯片頂表面上的I/O焊點連接于第二芯片頂表面上的I/O焊點同時使第二芯片表面上的某些I/O焊點保持可接觸于二芯片系統外面的連接，以這樣的方式將第一芯片的頂表面焊接到第二芯片的頂表面而制作一個二芯片系統，在第三芯片中提供一個大得足以接納上述第一芯片的溝槽，以及將上述第二芯片的頂表面焊接到上述第三芯片的頂表面，其中上述第一芯片被插入到上述第三芯片的上述溝槽中，上述焊接步驟采用倒裝片技術以便將上述第二芯片頂表面上的上述可接觸的I/O焊點連接到上述第三芯片頂表面上的I/O焊點，同時使上述第三芯片頂表面上的某些I/O焊點對此三芯片系統外面的連接保持可接觸。
33.權利要求32的方法，其特征是還包含將第三芯片的頂表面焊接到第四芯片的頂表面，為了形成一個四芯片系統，第四芯片帶有用來接納第一和第二芯片的溝槽。
全文摘要
在一個有源襯底上制作了一個精確而高度可控的時鐘分配網絡,以便借助于用倒裝片技術將襯底面對面地連接在一起而以最小的相位差將時鐘信號分配到另一有源襯底。由于時鐘分配襯底是元件稀疏的,故在稀疏的襯底上制作了“靜噪總線”以便在相當長的距離內高速傳送數據。可在一個襯底上以最小的互連距離制作為另一襯底上的高功率邏輯(例如處理器)所用的低功率器件(例如DRAM)。
文檔編號H01L25/18GK1175805SQ9711715
公開日1998年3月11日 申請日期1997年7月18日 優先權日1996年8月20日
發明者費倫克·米克洛斯·博澤索, 菲利普·喬治·埃瑪 申請人:國際商業機器公司