半導體元件和采用其的數據處理設備的制作方法

專利名稱：半導體元件和采用其的數據處理設備的制作方法
技術領域：
本發明涉及適于進行高密度集成的半導體元件和采用該元件實現的數據處理系統。
以前，多晶硅晶體管已經被用作構成靜態隨機存取存儲裝置(縮寫為SRAM)的元件。在T.Yamanaka等人在IEEEInternational Electron Device Meeting，pp.447-480的論文中，描述了一種有關的現有技術。通過制作盡可能多的多晶硅晶體管，集成電路的集成密度可以得到提高，其理由可以用這樣的事實來解釋，即可以把多晶硅晶體管以疊置或分層的方式形成在傳統的、形成在半導體襯底的表面上的整體MOSFET(金屬氧化物半導體場效應晶體管)之上，且在多晶硅晶體管和整體MOSFET之間設置有絕緣膜。在這種SRAM中，完現用于一位的存儲單元需要四個整體MOSFET和兩個多晶硅晶體管。然而，由于該多晶硅晶體管可以被疊置在這些整體MOSFET上，該SRAM的一個存儲單元可以在大體對應于這些整體MOSFET所需的區域上實現。
作為與本發明有關的另一個現有技術，可以提到在K.Nakazato等人在Electronics Letters，vol.29，No.4，pp.384-385(1993)中描述的單電子存儲器。該存儲器可通過一個一個地對電子進行控制而實現。然而，應注意的是操作溫度很低，在30mK的量級上。
作為與本發明有關的另一個現有技術，有如F.Fang等人在1990 Sympsium on VLSI Technology，pp.37-38(1990)中公布的技術，它涉及對MOSFET的RTN(隨機電報噪聲)的研究。更具體地說，當在恒定電壓條件下在預定時間內測量MOSFET的漏極電流時，會出現這樣的現象，即在高電流態和低電流態之間發生隨機的狀態轉換。這種現象被稱為RTN，其原因可以用單個電子在存在于硅(Si)和二氧化硅(SiO2)界面上的能級節中的被捕獲和從其得到釋放從而使漏極電流發生變化了進行解釋。然而，RTN仍然是與MOSFET中有關的電流噪聲的基礎研究課題，且還沒有得到關于在實際應用中采用RTN的任何嘗試的正面報告。
目前，對半導體集成電路進行高精度處理的技術已經發展到了這樣的水平，以致實現更高精度的任何努力都將遇到困難。即使在技術上是可能的，由于需要非常先進的技術，也會出現無法容忍的高成本的問題。在這種情況下，非常需要一種從根本上說新穎的、能增加半導體集成電路制作中的集成密度的方法，而不是依賴于只是通過增大其精度而實現構成半導體集成電路的半導體元件的方法。
另一方面，以前已知的多晶硅晶體管，在多晶硅晶體管的源極和漏極之間的電阻可受到柵極電壓的控制這一方面，與可變電阻元件是等價的。因此，SRAM的存儲單元的實現要求包括形成在硅襯底上的傳統MOSFET在內的六個之多的半導體元件。
對比之下，在DRAM(動態隨機存取存儲器)的情況下，一比特的數據或信息可被存儲在由一個MOSFET和一個電容器構成的一個存儲單元中。因此，DRAM利用了RAM器件容易以最高集成密度實現這一優點。然而，由于DRAM是基于將電荷讀出到一條數據線上的方案，而該數據線的電容又不能忽略，所以其存儲單元必須有幾十fF(毫微微法)量級的電容，因而這給進一步增大存儲單元的實施精度的努力造成了巨大的困難。
另外還已知的是，諸如閃爍EEPROM(電可擦除及可編程只讀存儲器)的非易失存儲器件，可通過采用每一個均具有浮動柵極和控制柵極的一些MOSFET來實現。進一步地，作為用于這種非易失存儲器件的半導體元件，有一種已知的MNOS(金屬氮化物氧化物半導體)元件。該MNOS被用于將電荷存儲在一個SiO2膜和一個Si3N4膜之間的界面上，而不是閃爍EEPROM的浮動柵極。雖然帶有浮動柵極的MOSFET或MNOS元件的使用在可以用一個晶體管長期保持或存儲一比特的數據方面是有利的，但由于為此電流必須流過絕緣膜，所以需要很多時間進行重新寫入操作，因而可以重新寫入操作的執行次數限于約為1億次，這又造成了一個問題，即該非易失存儲器件的應用受到了限制。
另一方面，在上述Nakazato等人的文章中討論的一電子存儲器件只能在低溫下運行，從而產生了難以實施的問題。另外，這種單電子存儲器的存儲單元是由一個電容器和兩個有源元件構成的，這意味著所需元件的數目超過了傳統的DRAM的數目，從而造成了進一步的不利。
從上述可以理解到，存在著對不要求電容元件的半導體元件的巨大需要，這種半導體元件與DRAM不同且它能自己呈現出存儲功能，以在不用依賴用于實現具有更高精度的存儲器的技術的條件下，實現具有比現有技術更高的集成密度的存儲器。
考慮上述的現有技術狀態，本發明的一個目的，是提供一種劃時代的半導體元件，它使得能夠以較少數目的半導體元件和較小的面積來實現一種半導體存儲器件，它本身具有數據或信息存儲能力，并且不需要在如低溫級別的低溫下冷卻。
本發明的另一個目的，是提供一種半導體存儲器件，它能用上述的半導體元件來實現。
本發明的再一個目的，是提供一種數據處理設備，它包括作為存儲器的上述半導體存儲器件。
為了實現上述和其他將隨著描述的進行而變得明了的目的，根據本發明的基本技術概念，半導體場效應晶體管元件的柵極和溝道之間的電容被設定得很小，以致于捕獲電平對單個載流體(電子或空穴)的俘獲都可以作為該半導體場效應晶體管元件的電流的改變而被明確而有效地檢測出來。更具體地，在由于半導體場效應晶體管元件對載流子的捕獲或釋放而引起的閾值改變和邏輯“1”和“0”的數字值之間，建立了對應關系，從而使該半導體場效應晶體管元件即使在室溫下也具有存儲數據或信息的功能或能力。
因此，從本發明最廣義的意義上說，根據本發明的第一個方面，提供了一種半導體元件，它包括一個構成該半導體元件的源極的源極區、構成該半導體元件的漏極的漏極區、設置在源極區和漏極區之間并用于將它們彼此連接起來的有效溝道區、一個柵極電極—該柵極電極通過設置在該柵極電極和溝道區之間的一個柵極絕緣膜與溝道區相連接、以及一個形成在源極區和漏極區之間并處于溝道區中的電流路徑附近且用于俘獲至少一個載流子的能級節，其中柵極電極和有效溝道區之間的有效電容(將在后面對其進行解釋)被設定得如此之小，以致于能滿足以下不等式給出的條件1/Cgc＞kT/q2其中Cgc表示有效電容，k表示玻爾茲曼常數，T表示以絕對溫度代表的操作溫度，而q表示一個電子的電荷(參見

圖1A至1D)。
根據本發明的另一個方面，提供了一種半導體元件。該半導體元件包括一個源極區和一個漏極區，該漏極區通過設置在源極區和漏極區之間的一個溝道區而與源極區相連接；一個柵極電極，它通過設置在柵極和溝道區之間的一個柵極絕緣膜與溝道區相連接；至少一個形成在溝道區附近并用于約束載流子的載流子約束區；以及，存在于載流子約束區和溝道區之間的勢壘；其中柵極電極和有效溝道區之間的有效電容被設定得足夠地小以致滿足以下不等式表示的條件1/Cgc＞kT/q2其中Cgc代表有效電容，k代表玻爾茲曼常數，T代表用絕對溫度表示的操作溫度，而q代表一個電子的電荷(參見圖10A和10B)。
根據本發明的另一個方面，提供了一種半導體元件；該半導體元件包括一個構成該半導體元件的源極的源極區；一個構成該半導體元件的漏極的漏極區，該源極區與該漏極區通過設置在它們之間的一個溝道區相連接；一個柵極電極，該柵極電極通過設置在該柵極電極與溝道區之間的一個柵極絕緣膜與溝道區相連接；至少一個載流子約束區，它形成于溝道區附近并用于約束載流子；以及，存在于該載流子約束區和溝道區之間的一個勢壘；其中溝道區和載流子約束區之間的電容值被設定得大于柵極電極和載流子約束區之間的電容，且其中存在于載流子約束區周圍的總電容得到適當的設定以滿足由以下不等式表示的條件q2/2Ctt＞kT其中Ctt代表總電容，k代表玻爾茲曼常數，T代表以絕對溫度表示的操作溫度，而q代表一個電子的電荷(參見圖10A和10B)。
在此，重要的是要注意到，“總電容(Ctt)”指的是存在于載流子約束區和柵極電極以外的所有其他電極之間的電容的總和。
為了增加半導體存儲元件可以再被寫入的次數，需要將存在于溝道區和載流子約束區之間的勢壘(絕緣膜)的可能的降低抑制到最小的程度。
因此，根據本發明的進一步的方面，提供了一種半導體元件，它包括一個構成該半導體元件的源極的源極區；一個構成該半導體元件的漏極的漏極區，該源極區與該漏極區通過設置在它們之間的一個溝道區而相互連接；一個柵極電極，該柵極電極通過設置在該柵極電極與溝道區之間的一個柵極絕緣膜而與該溝道區相連接；至少一個形成在溝道區附近并用于約束載流子的載流子約束區，該約束區被一個勢壘所包圍，且信息的存儲就是通過將載流子保持在該載流子約束區中而實現的；以及，一個薄膜結構，它具有不大于9nm的厚度并由一種絕緣膜中的半導體材料構成，該絕緣膜位于溝道區和載流子約束區之間(參見圖17A和17B)。
為了更好地理解本發明，下面將對其原理或概念進行更詳細的說明。
在本發明的一種典型實施模式中，使一個多晶硅元件(例如見圖1A至1D)具有這樣的特性，即當其柵極和源極之間的電勢差在漏極—源極電壓保持常數的同時在一預定范圍內反復增大和減小時，源極和漏極之間的導電性即使在室溫下也呈現出滯后現象(見圖2)。
更具體地，參見圖2，當柵極—源極電壓在一個第一電壓Vg0(0伏特)和一個第二電壓Vgl(50伏特)之間進行垂直掃描時，多晶硅元件的漏極電流呈現出滯后特性。這種現象在以前是完全不知道的，但是本發明人首先通過實驗而發現了。下面將解釋為什么會出現這種滯后特性的原因。
圖4A顯示了圖1A至1D所示的半導體器件的溝道區在柵極—源極電壓Vgs為0伏特狀態時的能帶分布。漏極電流沿著與該圖的平面垂直的方向流動。為了簡化討論，在以下的描述中假定漏極—源極電壓在與柵極電壓相比時足夠地低，同時應理解以下所述的觀測即使在漏極—源極電壓高的情況下也同樣是有效的。
現在參見圖4A，在多晶硅的溝道(3)中形成了在一個柵極氧化膜(5)和一個周邊SiO2保護膜(10)之間的低能量勢阱。在此情況下，在溝道區(3)—該溝道區(3)可以是帶有低摻雜濃度的p型或i型(本征半導體型)或n型的—之中的導帶的能級(11)，與在具有高摻雜濃度的n型源極區中的導帶的能級或具有高摻雜濃度的簡并n型源極區中的費米能級(12)相比，是足夠地高的。其結果，在溝道(3)中不存在電子。因而沒有漏極電流。
進一步地，在溝道(3)的附近存在有一個捕獲能級(7)，它能俘獲或捕獲諸如電子的載流子。作為參予形成該捕獲能級的能級，可以分為延伸到一個籽晶粒的能級或一組籽晶粒(在多晶硅的溝道區中的晶體籽晶粒)的能級，這些籽晶粒本身被高勢壘所包圍；在籽晶粒內部的能級；在Si-SiO2界面上(即溝道區(3)和柵極氧化膜(5)之間的界面上)的能級；在柵極氧化膜(5)內部的能級和其他的能級。然而，不用考慮這些能級中的哪些構成了捕獲能級。附帶說明一下，即使在本發明人進行的實驗之后，目前也還不能確定上述能級中的哪一個實際上捕獲了載流子或電子。在上述的能級中，在實現上述的滯后特性中起了作用的捕獲能級(7)的能量，比源極區(1)中的費米能級(12)高得多。因此，在捕獲能級(7)中不存在電子。在此方面，應說明的是雖然在圖4A至4C中該捕獲能級被顯示為存在于柵極氧化膜中，但該捕獲能級不一定要存在于該氧化膜之內。所必須的只是該捕獲能級存在于溝道的附近。
當柵極(4)和源極(1)之間的電勢差Vgs從零伏特增大到低閾值電壓Vl時，溝道區(3)中的電勢增大。因此，與其中電勢差Vgs為零(參見圖4A)的狀態下的溝道區(3)的初始能級相比，在電勢差Vgs高于零伏特且低于低閾值電壓Vl的條件下溝道區(3)對于電子的電勢能變得更低。當柵極—源極電勢差Vgs達到低閾值電壓Vl時，源極區(1)中的費米能級達到溝道區(3)的導帶中的能級(具有約為kT的差，其中k是玻爾茲曼常數而T是用絕對溫度表示的操作溫度)。因此，電子被從源極引入到溝道區(3)之中。因而在漏極和源極之間產生了電流流動。
當柵極電壓進一步增大時，溝道區(3)內的電子的數目也相應地增加。然而，當電勢差Vgs達到一個俘獲電壓Vgl時，捕獲能級(7)的能量達到費米能級(12)，從而由于在從源極區(1)引入的那些電子的熱能的影響下的電子分布，使捕獲能級(7)俘獲或捕獲至少一個電子。同時，由于捕獲能級(7)比柵極氧化膜(5)和周邊SiO2保護膜(10)的電勢低很多，所以被捕獲能級(7)俘獲的電子無法借助電子的熱能量遷移到柵極氧化膜(5)和周邊SiO2保護膜。另外，由于多晶硅溝道區(3)的具有高能量的籽晶粒邊界存在于捕獲能級(7)的附近，例如在Si-SiO2界面上，所以被捕獲能級(7)俘獲的電子不能從捕獲能級中運動(參見圖4C)。然而，由于其他的電子可以運動，所以漏極電流繼續流動。
以此方式，一旦捕獲能級(7)捕獲或俘獲了單個的電子，圖1A至1D中所示的多晶硅半導體元件的閾值電壓從低閾值電壓Vl變到高閾值電壓Vh，其原因將在下面說明。
當柵極—源極電勢差Vgs在Vh＜Vgs＜Vgl范圍之內從圖4C所示的狀態被降低時，在溝道區(3)中的電子數目被減少。然而，一般地，在捕獲能級(7)的周邊存在有一個高能量區。因此，被捕獲能級(7)俘獲的電子保持不變(參見圖5A)。
當柵極電壓進一步被降低到使電勢差Vgs達到高閾值電壓Vh的值時，源極區(1)的費米能級(12)變得與溝道(3)的導帶的能級相差ca.kT，其結果是溝道內的幾乎所有電子都消失了(見圖5B)。其結果，漏極電流無法再流動。然而，沒有漏極電流流動的閾值電壓Vh變得比低閾值電壓Vl高出一個與在捕獲能級(7)中被俘獲的電子電荷相對應的電壓。
進一步地，通過把柵極—源極電勢差Vgs降低到使電勢差Vgs變得等于零的值，捕獲能級(7)的周邊高能量區中的電勢隨著柵極電壓的降低而變得更低，這使得被捕獲能級(7)俘獲的電子在電場的作用下借助隧道效應而被釋放到低能量區(參見圖5C)。
隨后，由于垂直掃描，柵極—源極電勢差Vgs重新上升。通過重復這一操作，可以在漏極電流—柵極電壓特性中觀測到由于電子的捕獲和釋放而造成的滯后。
在此方面，本發明人已經發現上述的滯后特性只在柵極和溝道之間的電容很小時才出現。另外，本發明人進行的實驗顯示，雖然一個具有0.1微米的柵極長度和柵極寬度的半導體元件能呈現出上述的滯后特性，但其柵極長度和柵極寬度分別為1微米數量級的半導體元件就不能呈現出這種滯后特性。
因此，必須強調的是，柵極和溝道區之間的電容Cgc很小，對于上述滯后特性的出現是必不可少的，其原因將在下面說明。存儲在捕獲能級中的電荷量Qs和閾值或閾值電壓的改變ΔVt(＝Vh-Vl)之間存在有以下關系ΔVt＝Qs/Cgc(1)其中Cgc代表柵極和一個有效溝道之間的電容。術語“有效溝道”的意思是溝道的一個區域，該區域對流過它的電流的幅度有限制性的調節且該區域對應于電流路徑中一個具有最高電勢能的區域。因此，該區域也可被稱為瓶頸區。為了將上述滯后特性用于存儲功能，有必要能作隨著漏極電流的改變，明確而有區別地對閾值為高(Vh)的狀態和閾值為低(Vl)的狀態進行檢測。換言之，閾值Vh和Vl之間的差別，必須能根據漏極電流的不同或改變而得到明確而確定的檢測。為此的條件可以按照以下方式確定。一般地，一個具有閾值Vt的MOS晶體管的漏極電流Id，在該閾值的附近可用以下公式表示Id＝A·exp〔q(Vgs-Vt)/(kT)〕(2)其中A代表一個電勢常數，q代表一個電子的電荷，Vgs代表MOS晶體管的柵極—源極電壓，Vt代表閾值電壓，k代表玻爾茲曼常數而T代表用絕對溫度表示的操作溫度。因此，當Vt＝Vh時，該漏極電流由以下公式給出Idh＝A·exp〔q(Vgs-Vh)/(kT)〕(3)而當Vt＝Vl時，該漏極電流由下式給出Idl＝A·exp〔q(Vgs-Vl)/(kT)〕(4)因此，在Vt＝Vh的狀態和Vt＝Vl的狀態下的漏極電流間的比值可被確定如下Idl/Idh＝exp〔q(Vh-Vl)/(kT)〕(5)因此，可以看到，為了能夠根據檢測到的漏極電流而將上述兩種狀態彼此區別開來，則必須有如表達式(5)給出的漏極電流之比Idl/Idh最小不得小于自然對數的底e(2.7)，且在實際之中，所考慮的電流比應該最好大于等于10。在漏極電流比不小于自然對數的底e的條件下，以下表達式成立ΔVt(＝Vh-Vl)＞kT/q(6)因此，根據表達式(1)，必須滿足以下條件Qs/Cgc＞kT/q (7)為了使單個電子的俘獲滿足上述的電流檢測條件，需要滿足以下條件q/Cgc＞kT/q (8)從以上的表達式(8)可以看出，為了能在室溫下進行操作，柵極—溝道電容Cgc不能超過6aF(其中a是“atto-”的縮寫，意思是10-18)。另外，在具有1微米數量級的柵極長度的半導體元件的情況下，柵極—溝道電容Cgc的量值將為約1fF(其中f是“femto-”的縮寫，意思是10-15)并且與上述條件偏離相當大。相反，在用本發明所教導的實施方法進行制作的情況下，柵極—溝道電容Cgc極小，在0.01aF的數量級；而且已經可以確定，在室溫下能夠檢測到的閾值移動可以是僅由一個電子的俘獲引起的。
進一步，在本實驗的過程中，本發明人已經發現，通過將柵極—源極電勢差Vgs保持在零電壓和電壓值Vgl之間，則可以將前一個閾值穩定保持1小時或更長時間。圖3顯示了這種實驗的結果。更具體地，圖3顯示了漏極電流的改變，且該漏極電流是在如圖2的a所示的條件下，在將柵極電壓保持恒定的同時測量的。如從該圖中可見，在低閾值狀態，可以保持一個高電流電平，而在高閾值狀態下，可以保持一個低電流電平。因此，通過利用閾值的這種移動，可以保持信息或數據，換言之，即可以存儲信息或數據。進一步地，通過檢測這些狀態下的漏極電流，就可以讀出這些數據。亦即，漏極電流小于基準值13的狀態可以被讀出作為邏輯“1”數據，而漏極電流大于基準值(13)的狀態可以被讀出為邏輯“0”(參見圖3)。
另一方面，數據寫操作可通過控制柵極電壓來進行。現在描述數據寫操作。假定在初始狀態，柵極電壓處于低電平Vg0。通過將柵極電壓沿著正方向掃描到電平Vgl，該閾值電壓被設定在高電平Vh。借助這一操作，可在根據本發明的半導體元件中寫入數字數據的邏輯“1”。隨后，該柵極電壓沿著負方向掃描到零電壓電平，從而使閾值電壓改變到低電平Vl。以此方式，可寫入數字數據的邏輯“0”。
如現在可以從以上的描述明白的，僅借助單個的半導體元件，就可以寫入、保存和讀出數據或信息。這意味著，與傳統存儲器件相比，可以用單位面積中的數目少得多的半導體元件來實現存儲器件。
根據本發明的半導體元件—其中通過僅俘獲或捕獲少數電子于一個存儲節(它也可被稱作為載流子約束區或能級節或載流子捕獲或載流子約束捕獲區、量子約束區等類似術語)中來實現數據存儲—的優點，在于沒有由于象浮動柵極MOSFET遇到的絕緣膜惡化而引起的對數據再寫入次數的限制，或者即使有的話這種限制也是輕度的。
然而應該注意的是，在圖1A-1D所示的本發明實施模式的情況下，用于載流子約束的載流子捕獲能級和用作電流路徑的有效溝道區之間的相對位置(即相對距離)關系是很難固定的，這涉及到所制作的元件中的閾值改變特性的不可忽略的不一致性。
作為解決上述困難的一種措施，提出了如圖10A和10B所示的另一實施本發明的模式，其中被勢壘包圍的載流子約束區(24)被獨立地提供在溝道區(21)附近。借助于這種結構，可以降低上述的不一致性。
從半導體元件的性能穩定性方面看，半導體元件中的高閾值電壓Vh和低閾值電壓Vl之間的電壓差ΔVt的制作不一致性應得到盡量的抑制。
當然，表達式(1)給出的條件當柵極區和載流子約束區之間的電容Cgt和載流子約束區與溝道區之間的電容C足夠小時也可以是有效的。在與上述情況不同的情況下，由下式給出的條件是合用的ΔVt＝q/(1+Cgt/C)Cgc(9)其中Cgc代表柵極區(22)與溝道區(21)之間的電容，Cgt代表載流子約束區(24)和溝道區(21)之間的電容。
關于圖1A至1D所示的本發明的實施模式，本發明人已經發現，在表達式(9)中代表載流子約束區與溝道區之間的電容的項C最容易受到不一致性的影響，因為載流子約束區是為了設定載流子捕獲能級而實施的。為了使上述電勢差ΔVt即使在載流子約束區和溝道區之間的電容C發生變化的情況下也幾乎不出現變化，柵極與溝道區之間的電容Cgt必須足夠地小于電容C(即Cgt＜＜C)。
因此，根據本發明的另一種最佳實施模式，提出了在通過在載流子約束區(24)和溝道區(21)之間設置一個具有小厚度的絕緣膜(25)而將它們之間的電容C設定在大的值的同時，通過設置具有大厚度的柵極絕緣膜(23)而將柵極(22)與載流子約束區(24)之間的電容Cgt設定在一個小的值。
另一方面，關于在載流子約束區(24)中保存數據的問題，需要保證抵抗熱波動的穩定性。在此方面，讓我們用Ctt表示載流子約束區和所有其他區之間存在的總電容。一般地，在絕對溫度(T)系統中，kT(其中k代表玻爾茲曼常數而T代表用絕對溫度表示的溫度)數量級的能量波動是不可避免的。因此，為了穩定地保存數據，就要求由于俘獲單個電子而引起的、由q2/2Ctt給出的能量改變大于上述波動。換言之，由以下表達式給出的條件必須得到滿足q2/2Ctt＞kT(10)該條件要求如上定義的總電容Ctt必須小于等于3aF，以允許在室溫下的操作。
在如圖17A和17B所示的本發明的另一實施模式中，在設置在存儲區(47)和溝道區(46)之間的一個絕緣膜(49，50)的內部，形成了一個半導體薄膜結構(48)，以減小絕緣膜(49，50)的惡化。
因此，在根據實施本發明的本模式的半導體元件中，薄膜結構(48)提供的勢壘被形成在絕緣膜(49，50)的內部，從而使薄膜結構(48)有效地起到與絕緣膜相同的作用，同時使得能夠在實際應用中減小絕緣膜的厚度。
如從圖17A和17B可見，設置在絕緣膜(49，50)內部的半導體薄膜(48)在沿著半導體薄膜的厚度方向的量子約束效應的作用下，具有被導帶移動的能級，并且對于寫入/擦除操作主要起著存儲區和載流子供給區之間的勢壘的作用，其原因將在下面解釋。
用L表示半導體薄膜的膜厚度，用n表示薄膜中的載流子的有效質量并用h代表普朗克常數，則由于沿著厚度方向的約束效應而引起的載流子量子波動的最低能態的能量可用以下表達式來適當表示h2/8mL2(11)考慮到熱能波動，為了能使能量由于量子約束效應而移動，由以下不等式表示的條件必須得到滿足h2/8mL2＞kT (12)考慮到上述表達式(12)，由硅(Si)形成的半導體薄膜(48)的厚度必須小于或等于9nm，以使勢壘在室溫下有效。
因此，雖然在載流子經絕緣膜(49，50)而在溝道區(46)和載流子約束區(47)之間運動時載流子有在短時間內存在于半導體薄膜中的可能性，但這些載流子長時間停留在半導體薄膜(48)中的可能性是非常小的。其結果，當載流子在溝道區(46)和載流子約束區(47)之間遷移時，半導體薄膜(48)起著它們的臨時通道的作用，這意味著半導體薄膜(48)最終將由于不能進行載流子約束操作而起勢壘的作用。
借助上述的結構，該半導體元件，借助與其中未采用上述結構的半導體元件相比具有較小厚度的絕緣膜，可呈現出勢壘效應。因此，絕緣膜(49，50)的膜疲勞可得到抑制。對于進一步消除膜疲勞，該半導體薄膜(48)可形成在一個多層結構中。
其中在絕緣膜中提供有半導體薄膜的結構的進一步的優點，在于能夠適當地設定載流子約束區與源極區之間的勢壘的高度。由于因為量子約束所引起的能量移動是根據載流子約束區的大小L來確定的，所以除了選擇薄膜材料之外，還可以通過調節膜的厚度，來調節勢壘的高度。在此方面，應該注意的是，在具有已知結構的半導體元件中，勢壘的高度只是根據構成絕緣膜的材料來確定的。
通過以下結合附圖并以舉例的方式對本發明的最佳實施例所進行的描述，將會對本發明的上述和其他的目的、特征和優點有更明確的理解。
圖1A至1D顯示了根據本發明的第一實施例的存儲元件的結構，其中圖1A是頂視圖，圖1B是溝道部分的顯微圖，圖1C是顯示該存儲元件的總體結構的方案立體圖，且圖1D是沿著圖1C的C-C’線的剖視圖；圖2顯示了表示根據本發明的第一實施例的存儲元件的柵極—源極電壓與漏極電流的依賴關系的測量值曲線圖；圖3顯示了實驗獲得的結果，用于顯示根據第一實施例的半導體元件在寫入了邏輯“1”和“0”之后的數據保存；圖4A至4C顯示了當柵極電壓增大時在根據本發明的第一實施例的半導體元件的溝道區附近的能帶形狀的改變；圖5A至5C顯示了當柵極電壓減小時在根據本發明的第一實施例的半導體元件的溝道區附近的能帶形狀的改變；圖6是電路示意圖，顯示了根據本發明的存儲IC器件的結構，其中采用了每一個都具有圖1所示的結構的存儲元件；圖7顯示了圖6所示的存儲器件預期將會呈現的滯后特性；圖8是分解立體圖，示意地顯示了根據本發明的第一實施例的半導體存儲器件的結構，其中一個存儲單元陣列被疊置在形成在Si襯底表面上的周邊電路上；圖9A和9B是剖視圖，用于顯示根據本發明的第一實施例的半導體存儲器件的制作步驟；圖10A和10B是剖視圖，顯示了根據本發明的第二實施例的半導體存儲元件的結構；圖11A和11B是放大圖，放大地顯示了根據本發明的第二實施例的存儲元件的溝道區、載流子約束區和柵極，其中圖11A是立體圖而圖11B是剖視圖；圖12的曲線圖顯示了根據本發明的第二實施例的半導體存儲元件中的柵極—源極電壓與漏極電流的依賴關系；圖13A至13C是示意圖，用于以夸大的方式顯示當柵極電壓增大時半導體存儲元件的載流子約束區和溝道區附近的電勢分布的改變情況；圖14A至14C是示意圖，用于以夸大的方式顯示當柵極電壓減小時在半導體存儲元件的載流子約束區和溝道區附近的電勢分布的改變情況；圖15A和15B是剖視圖，顯示了根據本發明的第三實施例的半導體存儲元件的結構；圖16A至16C顯示了根據本發明的第四實施例的半導體存儲元件，其中圖16A是剖視圖，圖16B顯示了沿著圖16A的a-a’線切剖的截面，而圖16C是平面頂視圖；圖17A和17B顯示了根據本發明的第五實施例的半導體存儲元件，其中圖17A是其剖視圖而圖17B顯示了存儲元件中的電勢分布狀態；圖18顯示了代表根據本發明的半導體存儲元件的符號；圖18A、18B和18C顯示了根據本發明的第六實施例的存儲單元，其中圖18A顯示了該存儲單元的電路配置，圖18B顯示了在讀出和寫入操作時分別加到存儲單元的字引線和數據引線上的電壓，而圖18C用曲線的形式顯示了用于該存儲單元中的半導體元件的漏極電流與柵極—源極電壓的依賴關系；圖19是電路圖，顯示了用于根據本發明的第六實施例的存儲單元的讀出電路的電路配置；圖20是信號波形圖，用于顯示在讀操作中施加各種信號的時序；圖21A和21B分別顯示了根據第六實施例的一個4比特存儲單元陣列的電路配置和其設置；圖22A至22C顯示了根據本發明的第七實施例的存儲單元組，其中圖22A顯示了該存儲單元組的電路配置，圖22B顯示了在寫和讀操作時加到其一個存儲元件上的電壓，而圖22C以曲線圖顯示了該存儲元件的特性；圖23是電路圖，顯示了根據本發明的第七實施例的半導體存儲器件的結構；圖24A至24E是電路圖，顯示了根據本發明的存儲單元的各種配置；圖25A至25C顯示了根據本發明的第八實施例的存儲單元，其中圖25A顯示了存儲單元的電路配置，圖25B分別顯示了在讀和寫操作時加到該存儲單元的字引線和數據引線上的電壓，而圖25C以曲線顯示了用于該存儲單元中的半導體元件的漏極電流對柵極—源極電壓的依賴關系；
圖26是電路圖，顯示了用于根據本發明的第八實施例的存儲單元的讀電路的電路配置；圖27A和27B是電路圖，分別顯示了根據第八實施例的存儲單元電路的形式；圖28A和28B是電路圖，分別顯示了一個4比特存儲單元的配置和其相應的掩膜布置；圖29A至29C顯示了根據本發明的第九實施例的存儲單元，其中圖29A顯示了該存儲單元的電路配置，圖29B顯示了分別在讀和寫操作時加到字引線和數據引線的電壓，且圖29C以曲線顯示了用于該存儲單元中的半導體元件的漏極電流對柵極—源極電壓的依賴關系；圖30是電路圖，顯示了根據本發明的第九實施例的讀/寫電路；圖31A、31B和31C顯示了根據本發明的第十實施例的存儲單元，其中圖31A顯示了該存儲單元的電路配置，圖31B顯示了分別在讀和寫操作時加到字引線和數據引線上的電壓，且圖31C以曲線顯示了用在該存儲單元中的半導體元件的漏極電流對柵極—源極電壓的依賴關系；圖32是電路圖，顯示了根據本發明的第十實施例的讀電路；圖33顯示了根據第十實施例的存儲單元；圖34是框圖，顯示了一個其中根據本發明的存儲器件被用作主存儲器的數據處理設備的結構。
現在，將結合附圖和作為例子的最佳實施例，對本發明進行詳細描述。
實施例1以下的描述涉及根據本發明的實施例的場效應半導體存儲元件(FET存儲元件)。圖1A至1D顯示了根據本發明的第一實施例的半導體存儲元件的結構，其中圖1C是顯示該存儲元件的總體結構的方案立體圖，圖1D是沿著圖1C中的C-C’線取出的剖視圖，圖1B是顯示該存儲元件的溝道部分的放大顯微圖，且圖1A是其頂視圖。參見這些附圖，源極1和漏極2分別由n型多晶硅構成的并具有高摻雜濃度的區域構成，而溝道部分3由非摻雜多晶硅區構成。源極1、漏極2和溝道3中的每一個都是以薄而且細的多晶硅連線的形式實現的。在本發明人實際制作的存儲器件的情況下，溝道3的寬度為0.1μm，其厚度為10nm且最好為3.4nm。多晶硅觸點1A和2A分別與源極1和漏極2的端部相連，這些觸點的每一個的厚度均大于源極1和漏極2的厚度，其中源極1和漏極2分別經過多晶硅觸點1A和2A與金屬引線導體相連。在該存儲元件的一個典型例子中，各個多晶硅觸點1A和2A最好應該具有0.1μm的厚度，這是溝道3的厚度的十倍，因為如果不這樣，當在薄的多晶硅上直接形成接觸孔時，多晶硅本身將變得不容易受蝕刻的影響。一個柵極4被以這樣的取向設置，即它通過一個設置在其之間的柵極絕緣膜5而與溝道區3相交。在本實施例的情況下，柵極4的膜厚度為0.1μm。上述結構在圖1C中看得最清楚。
另外，在本實施例的情況下，構成溝道區3的多晶硅膜整個地被一個SiO2保護膜10所包圍(見圖10)。由于二氧化硅(SiO2)的介電常數約為硅的三分之一，所以溝道區3和柵極4的電容可通過如上所述地用SiO2保護膜10將它們包圍起來而得到降低。這是能在室溫下實現如前所述的滯后特性的一個原因。
在根據本實施例的存儲元件的情況下，多晶硅的溝道是通過在SiO2-襯底上淀積厚度為10nm的非晶硅(a-Si)并在750℃的溫度下進行加熱處理以進行晶體化而形成的。在此方面，已經發現非晶硅(a-Si)的厚度最好應在3.5nm的數量級。在圖1B中顯示了溝道部分的結構。在加熱處理過程中，非晶硅中的硅晶體籽晶粒逐漸地生長。然而，當籽晶粒的大小達到膜的厚度時，沿著垂直于膜平面的方向的任何進一步的生長都會受到阻止。同時，沿著與膜平行的方向的籽晶粒生長速度也被減慢。其結果，沿橫向方向(即與膜表面平行的方向)的籽晶粒大小與膜厚度大體相等。由于這些原因，根據本發明的本實施例的場效應半導體存儲元件的特征在于形成溝道區的多晶硅的籽晶粒大小是非常小的。
上述的小籽晶粒尺寸對于實現柵極與溝道區之間的小電容有所貢獻，其原因將在下面解釋。在現在考慮的場效應元件中，在接近一個閾值的低電流范圍內，電流實際上只能在溝道區3中的少數幾個具有最低電阻的電流路徑6中流過(見圖1A)。更具體地說，電流流動是由于電子從一個籽晶層到另一個籽晶層的遷移或轉移才發生的。在本實施例的情況下，該電流路徑特別地細或薄，因為如上所述的籽晶粒非常地小。因此，其中存在有電子的區域與整個溝道區相比非常小。因此，在柵極與(如前已定義過的)有效溝道部分之間的有效電容Cgc也很小。
在根據本實施例實際制作的半導體存儲元件的情況下，以最大可能的程度觀測到閾值中變化的影響的觀點來說，上述的柵極—溝道電容Cgc被設定在一個極其小的值，例如0.02aF(atto-Farad微微微法)。其結果，操作所需的電壓范圍擴大到幾十伏特。當然，通過將柵極—溝道電容Cgc設定成一個較大的值，例如0.2aF，可以將操作電壓范圍設定在幾伏特的范圍，這是傳統集成電路所采用的。為此，柵極絕緣膜5的厚度可被減小和/或柵極的長度或寬度可被增大，這可以在沒有什么大的技術困難的情況下實現。
在本發明的本實施例的情況下，溝道是用多晶硅形成的。在此方面，應提到的是如果上述柵極—溝道電容可以被制作得足夠地小以致前面所述的條件得到滿足的話，則即使在形成在一塊晶體硅襯底上的整體MOSFET中也能實現滯后特性。在此情況下，該整體MOSFET可被用作一個存儲元件。然而在此方面應該注意的是，在這種整體MOSFET的情況下，上述籽晶粒的作用是不存在的。另外，該整體MOSFET的下側覆蓋有具有高介電常數的Si膜。因此，當與具有由多晶硅形成的溝道的元件相比時，該整體MOSFET元件的尺寸必須得到減小。這又意味著在制作這種整體MOSFET存儲元件時的困難將被加大。然而，由于該整體MOSFET具有較大的載流子遷移率，它能處理大的電流并適合于高速度操作，這是它的一個優點。作為另一種形式，前述的滯后特性也可通過采用具有SOI(絕緣體上的硅)結構的MOSFET來實現。該SOI結構可通過在一個絕緣膜上生長單晶硅并通過在其中形成一個MOSFET來實現。由于該SOI MOSFET的柵極—溝道電容可被作得比整體MOSFET的小，與整體MOSFET相比，滯后特性可在較大的尺寸下實現。
以上的描述是在假定用于電子遷移的溝道是n型的情況下進行的。但應該指出的是，通過采用空穴也可實現類似的操作。另外，硅以外的半導體材料也可被用于形成溝道區。
另外，在前述描述中還假定柵極4位于溝道區3之下。然而，借助其中柵極位于溝道區之上的結構也同樣能實現類似的操作。另外，可在溝道之上和之下分別設置柵極，以實現與前述的類似的操作和效果。另外，柵極可被橫向設置在溝道區的一個側面。再有，柵極可分別被設置在溝道的兩側。
現在，結合圖6對由具有上述結構的半導體元件組成的集成存儲電路進行描述。圖6顯示了存儲IC器件的結構，在該存儲IC器件中采用了每一個均具有圖1所示的結構的多晶硅存儲元件。在此方面，假定各個半導體元件或多晶硅存儲元件具有如圖7所示的滯后特性。更具體地，假定當在柵極和源極之間加上了一個電壓Vw時，該存儲元件取邏輯“1”狀態(具有由Vh代表的高閾值的狀態)，且當在柵極和源極之間加上了電壓—Vω時，該存儲元件取邏輯“0”狀態(低閾值狀態Vl)。另一方面，當在柵極和源極之間或在柵極與漏極之間加上了一個在-Vw/2至Vw/2之間的范圍內的電壓時，閾值電壓沒有改變。圖7所示的特性與圖2所示的類似，只是閾值在總體上被降低了，且該特性可通過在制作存儲元件時在其溝道區中引入施主雜質來實現。
參見圖6，半導體存儲元件MP1至MP4中的每一個都是由根據本發明的、具有圖1所示的結構和圖7所示的滯后特性的半導體元件構成的。這些半導體存儲元件中的每一個都具有與一條字引線相連的柵極端、一個與一條數據引線相連的漏極端和與地電勢相連的源極端。
在集成存儲電路中寫入數字數據的操作，是通過圖6所示的數據引線驅動電路和字引線驅動電路以如下所述方式進行配合而實現的。對于在存儲元件MP1中寫入邏輯“1”，字引線1上的電勢被設定為電壓電平Vw/2，而數據引線1上的電勢被設定為-Vw/2，同時其他的一些字引線和數據引線被設定在零電壓。其結果，一個電壓Vw被加到存儲元件MP1的柵極和漏極之間，后者因而取邏輯“1”狀態(高閾值狀態Vh)。在此時刻，除了存儲元件MP1以外的所有其他存儲元件都被加有不高于Vw/2的電壓。因此，這些其他存儲元件中的閾值電壓沒有發生改變。另一方面，對于在存儲元件MP1中寫入邏輯“0”，字引線1的電勢被設定為-Vw/2，而數據引線1的電勢被設定為Vw/2。因此，電壓-Vw被加在存儲元件MP1的柵極和漏極之間，從而使存儲元件MP1被設定在邏輯“0”狀態(低閾值狀態Vl)。在此時刻，除了存儲元件MP1以外的所有其他存儲元件都被加有不高于-Vw/2的電壓。因此，這些其他存儲元件的閾值未發生改變。
另一方面，按照以下方式進行信息或數據的讀出(見圖6)。在數據引線驅動電路中，數據引線經過一個負載元件而與一個電壓源相連。另一方面，數據引線的另一端與一個檢測放大器相連。現在，考慮從存儲元件MP1讀出數據所涉及的操作。為此，所選擇的字引線1的電勢被設定到零伏特的電平，同時未被選擇的其他字引線2上的電勢被設定在-Vw/2的電壓。當存儲元件MP1保持于邏輯“1”狀態時，這意味著存儲元件MP1處于關斷狀態(即非導通狀態)且數據引線仍然處于邏輯高狀態。即使當存儲元件MP2處于邏輯“0”狀態時，由于未被選擇的字引線處于電勢-Vw/2，故而沒有電流能流過存儲元件MP1。當存儲元件MP1處于邏輯“0”狀態時，電流從數據引線1經過存儲元件MP1流程向地線，造成數據引線1處的電勢的降低。這種電勢下降被檢測放大器放大，至此數據讀出操作結束。該存儲器件可以以這種方式實施。
在目前所考慮的存儲器件中，其周邊電路，諸如解碼器、檢測放大器、輸出電路等等，是通過采用以諸如圖8所示的排列形成在硅襯底的表面上的傳統整體MOSFET而實現的，且在這些周邊電路上通過插入一個絕緣膜來制作一個存儲單元陣列，后者包括每一個均具有圖1所示的結構的存儲元件MP1至MP4。這是由于用于存儲元件MP1至MP4的多晶硅可被制作在整體MOSFET上。借助這種結構，可省下在其他情況周邊電路必須占據的空間或面積，從而使該存儲器件能以大約兩倍于傳統動態RAM的集成密度來得到實現。另外，應該指出的是在實際上存在于整體MOSFET和多晶硅晶體管層之間的引線層在圖8中被省略了。
如同從上述描述可以理解到的，借助根據本發明的本實施例的存儲器件的結構，由于用單個存儲元件存儲單個比特信息的能力，可以實現具有高集成密度的集成存儲電路。另外，通過以一種分層成疊置結構將存儲單元陣列疊置在周邊電路層上，可以進一步提高集成密度。另外，不需要象在傳統的動態RAM的情況下所需要的那樣讀出大量電荷，但能以靜態方式在數據引線上產生信號。由于這種特征，可以進一步改善精細結構，而不會造成信/噪比(S/N比)的下降。另外，存儲的信息可被保持更長的時間，這意味著不再需要動態RAM情況下所要求的更新操作。所以，功率消耗可被降低到最小。此外，周邊電路可以以更簡單的配置實現。由于上述的特征，根據在本實施例中體現的本發明的教導，可以實現其集成密度至少為傳統的動態RAM的兩倍之高的半導體存儲器件，同時每一位的成本可至少被降低到傳統動態RAM所需的一半。當然，保持或保存信息(數據)所需的電功率可被大大降低。
在前述描述中，已經假定低閾值電壓Vl具有負極性且高閾值Vh具有正極性，如圖7所示。然而，即使當存儲元件的這些閾值電壓Vl和Vh被分別設定在更高的電平時，通過簡單地將柵極控制信號電平設定在相應的更高電平，也能保證類似的操作。
隨后，參見圖9A至9B，將對制作根據本發明的本實施例的存儲元單和存儲器件的方法進行描述。首先，在一個p型硅襯底14的表面上制作出一個n溝道MOS15和一個p溝道MOS16(即一個CMOS(互補金屬氧化物半導體器件))，隨后在CMOS器件上形成一個絕緣膜并形成金屬引線17(參見圖9A)。隨后淀積一個中間層絕緣膜18，且其表面得到平整以降低粗糙度。然后，在絕緣層18的該平整表面上形成將被用作存儲元件的柵極4的多晶硅區。為此，該多晶硅區被摻雜有高濃度的n型雜質，以使它呈現低電阻。然后，在具有該柵極的絕緣層18上，借助化學汽相淀積方法(即縮寫為CVD的方法)，淀積出厚度在50nm數量級的SiO2膜，該膜將被用作柵極絕緣膜5，隨后淀積一個非晶硅層。在在非晶硅層上形成圖案之后，借助離子注入將諸如As、P或類似物的n型雜質摻雜到源極區1和漏極區2中，并以約750℃的溫度進行退火，從而形成多晶硅溝道3。最后，形成一個SiO2的保護或鈍化膜10。因此，可以制作出根據本發明的、具有高集成密度的存儲器件(參見圖9B)。在此方面，應該補充的是在存儲器件的頂表面上可提供一個導電層，以達到對該存儲器件進行噪聲屏蔽的目的，從而改善其可靠性。
實施例2圖10A和10B是剖視圖，顯示了根據本發明的第二實施例的存儲元件。一個SOI(在絕緣體上的硅)襯底被用作襯底，其中圖10B顯示了沿圖10A的a-a’線的剖視圖。一個源極區19和一個漏極區20均由具有高摻雜濃度和低電阻的n型硅區域構成，其中一個由硅制成并在源極區19和漏極區20之間延伸的溝道21由細或薄引線構成。在溝道21上形成有SiO2薄膜25。另外，在溝道區21上形成有一個用于借助硅籽晶粒約束載流子的存儲節24。在溝道區21的上面設置有一個柵極22，在柵極22和溝道區21之間設置有一個柵極絕緣膜23。
借助根據本實施例的該存儲元件的結構，可降低溝道區21和柵極22之間的電容Cgc，因為溝道21的引線寬度非常小。寫入和擦除操作可通過改變電勢電平來進行。更具體地說，寫入可通過清除絕緣膜25提供的勢壘從而將電子從溝道區注入到存儲節24之中而進行，而對于擦除存儲的信息，則把電子從存儲節24中抽出。因此，在根據本實施例的存儲元件中，把數據信息寫入存儲節24和從中擦除數據信息的操作可通過借助溝道輸送電子來實現。然而應該指出的是，這些操作也可通過借助溝道區以外的其他區域的電子輸送來實現。這對以下將要描述的本發明實施例也是適用的。另外，雖然在根據本實施例的存儲元件中采用了硅來形成源極、漏極和溝道并用SiO2形成絕緣膜，但應該理解的是源極和漏極也能用其他半導體材料或金屬來形成，且絕緣膜也可用其他化合物來形成，只要能實現滿足上述必要條件的電容Cgc。
另外，重要的是要指出，雖然在根據本實施例的存儲元件中存儲節24被設置在溝道21之上，但存儲節24也可被設置在溝道區之下或與溝道區成成橫向的位置。另外，雖然已經描述用SOI襯底和單晶硅來形成源極、漏極和溝道，但應該理解的是它們也可以象在第一實施例中那樣通過采用多晶硅來制成。在此情況下，可以看到與第一實施例的不同在于存儲節24是獨立設置的。還應該進一步指出，用于溝道區和存儲節之間的絕緣膜的材料不一定是與設置在柵極和存儲節之間的絕緣膜相同的材料。
雖然在根據本實施例的存儲元件和存儲器件中假定載流子是電子，但也可利用空穴作為基本等效的載流子來達到相同的效果。這對于以下將描述的實施例也是正確的。
根據體現在本實施例中的本發明的教導，存儲節24是利用具有小尺寸的晶體籽晶粒形成的，其中硅籽晶粒的存儲節24被柵極絕緣膜23和SiO2構成的絕緣膜25所包圍或圍繞，以降低周圍的寄生電容。由于構成存儲節24的籽晶粒的尺寸很小，其圍繞或總電容Ctt可根據本征電容確定。在半徑為r并被具有介電常數ε的材料所包圍的球面體的情況下，其本征電容為4πεr。例如，對于由具有10nm的籽晶粒尺寸的硅晶體籽晶粒構成的存儲節，該存儲節的環繞或總電容Ctt為大約1aF。
圖11A和11B分別以立體圖和剖視圖示意并夸大地顯示了溝道區、載流子約束節和柵極。
參見圖12，當柵極—源極電壓(即加在柵極和源極之間的電壓)如圖12所示地在一個第一電壓Vg0(零電壓)和一個第二電壓Vg1(5伏特)之間沿垂直方向進行掃描時，漏極電流呈現出滯后特性。在此方面，在圖13A至13C和圖14A至14C中顯示了在圖11B中的平面b-b’和沿著該平面的有關電勢分布。之所以能夠使如圖12所示的滯后特性得以出現的原因將在下面給予解釋。
在圖10所示的半導體存儲元件中，當柵極和源極之間的電勢差Vgs為零時出現在溝道區21中的電勢分布被示意性地顯示在圖13A中。這對應于圖12所示的狀態25。另外，假定漏極電流沿著與圖13A所在的平面垂直的方向流動。在以下的描述中，假定漏極—源極電壓與柵極電壓相比足夠地低，但應該理解的是即使當漏極和源極之間的電壓高時，以下的描述也是適合的。
現在參見圖13A，在被形成在溝道區21和存儲節24之間的勢壘25和周邊SiO2膜23所包圍的溝道區21中，有一個低能量電勢。因此，由硅籽晶粒構成并被絕緣膜23和25所包圍的存儲節24(載流子約束區)能夠俘獲或捕獲載流子或電子。另一方面，在溝道區21中沒有電子存在，因為在具有低摻雜濃度的p型或n型或i型(本征半導體)的溝道區21中的導帶的能級，比具有高摻雜濃度的n型源極19中的導帶能級或具有高摻雜濃度的n型簡并源極區19中的費米能級高很多。因此，沒有漏極電流的流動。
此外，載流子約束區或存儲節24中的能量比源極區19中的費米能級高很多。因此，在區24中也不存在有電子。
當柵極22和源極19之間的電勢差vgs從零伏特增加到低閾值電壓V1時，溝道區21中的電勢增大，其結果，溝道區21中的電子電勢能變低，如從圖13B可見，因而電子從源極19被引入到溝道區21中。因此，在源極和漏極之間出現了電流。
當柵極電壓進一步增大時，存在于溝道區21中的電子的數目也相應地增大。然而，當柵極—源極電壓Vgs達到一個寫入電壓Vgl時，存儲節24中的能量變低，同時溝道21和存儲節24之間的電勢梯度相應增大。其結果，由于電子的熱能量分布和/或隧道現象(隧道效應)，通過清除勢壘25，在存儲節24中將捕獲至少一個電子。這對應于從狀態27至狀態28的轉變，如圖12所示。
因此，由于捕獲在存儲節24中的一個電子以及電勢的增加，出現了一種庫侖禁運，從而阻止了另一個電子被注入到存儲節24中，如圖14A所示。
以此方式，每次在存儲節24中捕獲一個電子，圖10所示的半導體存儲元件的閾值電壓就從低閾值電壓Vl改變到高閾值電壓Vhs，其原因將在下面進行解釋。
當柵極—源極電壓Vgs從圖14A所示的狀態開始在范圍Vh(高閾值電壓)＜Vgs＜Vl(低閾值電壓V)中被降低時，溝道區21中的電子的數目減少。然而，由于在存儲節24和溝道21之間存在有勢壘25，在存儲節24中被俘獲或捕獲的電子仍然保持不變。
當柵極22的電壓降低到一個使電勢差Vgs等于高閾值電壓Vh的電平時，源極19中的費米能級變得與溝道21中的導帶能級相差kT數量級的幅度，其結果是溝道區中的幾乎所有電子都消失了(參見圖14B)。這對應于圖12所示的狀態29。在此方面，應該指出的是，不能再有漏極電流流動的閾值Vh變得比低閾值電壓Vl高出被俘獲在存儲節24中的電子的電荷那么多。
當柵極—源極電壓Vgs進一步降低到一個其變為等于零伏特的電平時，存儲節24和溝道區21之間的電勢梯度相應地變得更陡，其結果是，被俘獲在存儲節24中的電子由于隧道效應和場效應而被釋放—這種隧道效應是由于電子的熱能量分布而造成的(參見圖14C)。電子被驅逐的狀態下的電勢情況與圖13A所示的初始電勢情況相同。這意味著半導體存儲元件恢復到了圖12所示的狀態25。
隨后，當柵極—源極電壓Vgs隨著沿垂直方向進行的重復掃描再次增大時，可以觀測到伴隨電子的俘獲/釋放的滯后現象。
在現在所考慮的存儲元件的結構中，表達式(8)所給出的條件必須得到滿足，以根據電流來檢測單個電子的出現/消失。
下面，將描述根據本發明的本實施例的存儲元件或存儲器件的制作方法。如圖10A和10B所示，利用照相蝕刻方法在SOI襯底上形成源極區19、漏極區20和溝道區21。該溝道區是以細或薄引線的形式實現的。該源極和漏極區摻雜有高濃度的n型雜質。相反，溝道區摻雜有低摻雜濃度的n型或i型雜質或是p型的。然后，借助CVD(化學汽相淀積)方法淀積出SiO2膜25，隨后借助CVD方法形成晶體硅籽晶粒或存儲節24。
為了形成具有非常小的半徑r的硅晶體籽晶粒24(它將被用作存儲節24)，利用了在CVD淀積過程中初始形成的晶核，以形成晶體硅籽晶粒24。為此，利用CVD方法的晶體硅籽晶粒24的形成，應該在低溫下進行并在短時間內完成。
實施例3圖15A和15B分別以截面的形式顯示了根據本發明的第三實施例的存儲元件，其中圖15B是沿著圖15A的a-a’線的剖視圖。根據本實施例的存儲元件或存儲器件與第二實施例的不同之處，在于第三實施例是以這樣的方式實現的，即其中溝道區33和載流子約束區或存儲節34被夾在一對柵極31和32之間。因此，在根據本實施例的存儲元件或存儲器件中，寫入和擦除操作不僅可以從第一柵極31進行，而且可以通過第二柵極32的中介來進行。
在根據本發明的第二實施例的存儲元件或存儲器件的情況下，可以期望載流子約束區中和溝道區及其附近的電勢情況在外部電勢改變的影響下會發生變化。對比之下，根據本實施例的存儲元件或存儲器件則不容易受這種外部電勢改變的影響，這是由于設置在兩側的柵極的屏蔽效應而帶來的，從而提供了另一個優點。
實施例4圖16A至16C顯示了根據本發明的第四實施例的存儲元件，其中圖16A是剖視圖，圖16B顯示了沿著圖16A的a-a’線取出的剖視圖，且圖16C是頂視平面圖。參見這些附圖，在其中在一個硅半導體晶體襯底中形成有源極35和漏極36的整體MOSFET的溝道區39的上方，形成有一個絕緣膜40，在后者上形成有多個硅晶體籽晶粒41。另外，在絕緣膜40和籽晶粒41上形成有一個絕緣膜42。另外，在絕緣膜42上淀積有一個第二柵極38。該柵極38具有這樣的形狀，即沿著連接源極35和漏極36的方向存在有一個間隙。在第二柵極38上方設置有一個第一柵極37，且在它們之間設置有一個絕緣膜43。源極35和漏極36均由具有高摻雜濃度的n型整體硅塊形成的區域構成，其中在源極區35和漏極36之間夾有一個p型區44。
通過將一個具有正或十極性的電壓加到第一柵極37上，可在p型區44的表面部分中感生出電子，從而形成溝道39。在此情況下，第二柵極38的電勢被設定在低于第一柵極37的電平上，以使第二柵極38也作為一個靜電屏蔽電極而操作。其結果，只在位于與第二柵極38的細間隙相對的位置的區域中形成了溝道區45，從而使第一柵極37和溝道區39之間的有效電容Cgc能夠被作得更小。寫入和擦除操作，可通過按照與第三實施例中基本相同的方式改變第一柵極37或第二柵極38或襯底37的電勢來實現。
實施例5圖17A顯示了根據本發明的第五實施例的存儲元件的橫截面。電流流動的方向與該圖所在的平面垂直。溝道區和載流子約束區(存儲節)以及其位于附近的區域被夸大地顯示出。源極和漏極是以與根據本發明的第二實施例的存儲元件相同的配置實現的。本實施例與第二實施例的不同之處，在于硅薄膜48被形成在位于硅溝道區46和硅晶體籽晶粒構成的存儲節(載流子約束節)47之間的SiO2絕緣膜49和50中。
溝道46中的載流子可經過硅薄膜48而達到存儲節(載流子約束區)47。圖17B顯示了在具有上述結構的存儲元件中的電勢情況。參見圖17B，由于沿厚度方向的量子約束效應，在硅薄膜48中發生能量移動52。硅薄膜48作為電子從硅溝道區46向載流子約束區(存儲節)47遷移的勢壘，起著重要的作用。其結果，為了實現相同的勢壘效果，存在于溝道和載流子約束區之間的SiO2膜49和50的膜厚度之和，與其中采用了根據本實施例的結構的存儲元件的溝道區和載流子約束區之間的SiO2膜的膜厚度相比，可以得到減小(參見諸如圖10A和10B)。因此，可基本輕絕緣膜的疲勞，從而增加存儲器的能夠被再次寫入的次數。
還應該進一步指出的是，上述利用量子約束效應而實現的勢壘25，即使在載流子約束區所要處理的載流子的數目較大的情況下，對于防止絕緣膜的疲勞也是有效的。
實施例6下面結合圖18A至18C和圖19，描述根據本發明的半導體存儲器件的存儲器讀取電路的結構。在以下的描述中，根據本發明的半導體存儲元件可以是前面結合圖1A至1D、圖6、圖10A和10B、圖15A和15B、圖16A至16C和圖17A與17B中所分別描述的元件中的一種，并通過象在圖18中那樣用實線表示載流子捕獲節(載流子約束區)來標明，以區別于傳統的場效應晶體管。在圖18A至18C中，圖18A顯示了單個比特存儲單元的電路配置，圖18B顯示了在讀和寫操作中分別加到字引線W和數據引線D上的電壓，且圖18C用曲線圖顯示了用于實現存儲單元的半導體元件MM7中的漏極電流對柵極電壓(柵極—源極電壓)的依賴關系。該電路配置本身與前面結合圖6所描述的第一實施例的相同。
圖19顯示了用于讀出存儲在存儲單元MM1中的數據或信息的電路配置。不用說，在本發明所涉及的存儲器件中，大量的與存儲單元MM1類似的存儲單元被排列成一個陣列，雖然省略了對其的顯示，但這是不言而喻的。用于存儲信息的存儲單元MM1與已知的傳統MOSFET的不同，在于該存儲單元所能處理的電流值與該MOSFET的相比較要小。這是由于在根據本發明的存儲單元的情況下，柵極—溝道電容被設定得小的緣故。下面將描述一種用于高速而穩定地讀出這種小電流值的結構。由半導體存儲元件MM1構成的存儲單元與數據引線D相連，后者又經過一個數據引線選擇開關M5而與構成一對差分放大器的輸入晶體管M9相連。與數據引線D成對設置的另一數據引線Dn相連的，是分別由半導體存儲元件MM5和MM6構成的虛設單元。數據引線Dn通過數據引線選擇開關M6與構成差分放大器的另一部分的輸入晶體管相連。
現在，描述用于從存儲單元MM1讀出數據的操作。圖20顯示了該讀出操作所涉及的信號的時序。假定在存儲單元MM1中寫入了邏輯“0”，因而存儲單元MM1處于低閾值電壓狀態。各個虛設單元MM5和MM6事先總是被寫入邏輯“0”。在讀取操作中，一個信號S2被設定在一個低電平，以將數據引線D和Dn都預充電到源極電壓Vr。同時信號S3和S4被設定在一個高電平，以使數據引線D和Dn分別與差分放大器的輸入晶體管M9和M10相連。另外，在同一時序，信號S5和S6被設定到該高電平，以啟動差分放大器，以使輸出OUT和OUTn彼此相等。通過將字引線W1和WD的充電電勢從低電平改變到高電平，存儲單元MM1和虛設單元MM5和MM6得到選擇。然后，存儲單元MM1取on狀態(導通狀態)，使得數據引線D的電勢變低。同時，虛設單元MM5和MM6被設定到導通狀態，從而使數據引線Dn的電勢變低。然而，由于虛設單元MM5和MM6是相串聯的，其電流驅動能力與存儲單元MM1相比是很低的。因此，數據引線Dn的電勢改變比數據引線D的要平緩。當數據引線D和Dn的數據被固定時，一個信號S6被設定在低電平，從而使差分放大器能采取準備操作的狀態。數據引線D和Dn之間的電勢差被差分放大器所放大，其輸出OUT因而具有高電平，而其他的輸出OUTn則變成低的。在此時間點，從存儲單元MM1讀取邏輯“0”的操作完成。
當存儲單元MM1處于邏輯“1”狀態(即，處于閾值為高且只有小電流流過的狀態)時，數據引線D保持于預充電狀態，其結果，數據引線Dn的電勢降低得比數據引線D的快。所產生的差隨后被差分放大器放大，至此讀取操作完成。
對于從由半導體存儲元件MM2構成的存儲單元讀出信息，半導體存儲元件MM3和MM4則起著虛設單元的作用。只要為各個數據引線提供單個的虛設單元就足夠了。因此，面積的要求可被降到最低。
借助上述電路布置，即使在數據引線D和Dn之間只出現有小的電勢差時，也能實現信息讀取操作。這意味著從數據引線D經存儲單元MM1放電的電荷的量可以很小。借助于這些特征，可以實現高速操作。
在上述實施例的情況下，提供了虛設單元MM5和MM6的串聯連接，以作為使虛設單元電流大體等于存儲單元電流的一半的手段。然而，該基準電勢，可通過將溝道的寬度減小一半或降低所施加的柵極電壓，而不是依賴于提供虛設單元的串聯連接，來得以實現。
圖21A和21B分別顯示了半導體存儲器件中的存儲單元的電路配置和其布置。更具體地，圖21A是電路圖，顯示了彼此相鄰地設置的四個存儲單元，而圖21B顯示了與圖21A所示的電路配置對應的掩膜設置。與字引線W91相連的兩個存儲單元MM91和MM92共用同一個柵極，從而節省了所需的引線。另一方面，對于連接到同一數據引線D91的其他存儲單元MM93和MM91，其擴散層彼此直接相連，以使存儲單元MM93和MM91都能共用一個觸點(CT)，從而相應地減小了引線區域。
實施例7下面結合圖22A至22C和圖23，描述根據本發明的半導體存儲器件的另一實施例。借助該實施例的結構，讀取操作可以以比根據第六實施例的半導體存儲器件更快的速度進行。
在這些附圖中，圖22A顯示了包括由與同一子數據引線D相連的多個存儲單元MM51、MM52和MM53構成的組件組成的存儲單元組的電路圖，圖22B顯示了在寫入和讀取操作中加在存儲元件MM51上的電壓，圖22C用曲線圖顯示了存儲元件MM51的特性，而圖23顯示了用每一個均具有圖22A所示的結構的存儲單元組實現的半導體存儲器件的結構。本實施例與第六實施例的不同，主要在于數據引線被分成主數據引線MD51和子數據引線D，以便以更高速進行讀取操作。如從圖22A可見，存儲單元MM51、MM52和MM53的源極端與子數據引線D相連，而后者又與一個包括晶體管M53和M52并用PA51總體地表示的前置放大器相連。該前置放大器PA51具有與主數據引線MD51相連的輸出端(見圖23)。經過相應的前置放大器而與主數據引線MD51相連的是多個存儲單元組，這些存儲單元組中的每一個都具有上述的結構。主數據引線MD51與由一個差分放大器構成的主放大器MA51的一個輸入端相連。一列虛設單元由設置在一個陣列中的存儲單元組構成。虛設單元(例如MM54)經過前置放大器PA52而與另一主數據引線MD52相連。主數據引線MD52又與主放大器MA51的另一輸入端相連。用于虛設單元的前置放大器PA52是這樣設計的，即使得其電流驅動能力大約等于前置放大器PA51的一半。這可通過諸如將晶體管的溝道寬度減小一半來實現。
下面，將描述從存儲單元MM51讀出信息的操作。信息邏輯“0”事先被寫入虛設單元MM54中。首先假定信息邏輯“0”被存儲在存儲單元MM51中。首先，高電平電勢Vr被加到晶體管M51的柵極端S52，從而將源極端S51設定在到電勢，從而把子數據引線D設定在地電勢。隨后，為了選擇存儲單元組，高電平電勢被加到柵極端S53上，以將前置放大器PA51的晶體管M52設定在導通狀態。同時，將主數據引線MD51和MD52預充電到高電勢電平Vr。當字引線W的電勢從低電平改變到高電平Vr時，存儲單元MM51變為導通，從而使子數據引線D經存儲單元MM51從源極端P(＝Vr)充電。其結果，晶體管M53被導通，這造成主數據引線MD51通過存儲單元MM52和MM53放電，使主數據引線MD51的電勢降低。通過類似的操作，與同一字引線相連的虛設單元MM54處于導通狀態。作為響應，前置放大器PA52操作，以使主數據引線MD52被放電。因此，主數據引線MD52的電勢被降低。然而，由于前置放大器PA52的電流驅動能力與前置放大器PA51的相比要差些，所以主數據引線MD52的電勢下降的速率比主數據引線MD51的慢。因此，在主數據引線MD51和MD52之間出現了一個電勢差，后者從主放大器MA51進行檢測，從而由主放大器MA51導出相應的輸出信息。讀出邏輯“1”的操作也以類似的方式進行。
在本實施例的情況下，存儲單元MM51僅驅動子數據引線D就足夠了。該子數據引線的特征在于寄生電容小，因為與子數據引線相連的存儲單元的數目少—在8個至22個的范圍內，且因為子數據引線的長度短。因此，該子數據引線可由存儲單元或存儲元件MM51以高速驅動。同樣，也能實現主數據引線MD51的高速運行，因為它可被前置放大器PA51以高速進行驅動。
根據本實施例體現的本發明的教導，前置放大器PA51和PA52是這樣實施的，即它們在電流驅動能力方面有所不同，以便為差分放大器PA51產生一個基準電壓。與其中電流被存儲單元本身降低了一半的第六實施例相比，其中電流電平在晶體管構成的前置放大器中以更高的速率得到改變的本實施例的優點，在于是更不容易受前述不一致性的影響。
另外，主放大器MA51可利用現有技術中已知的各種電路中的適當一種來實現，諸如用在第六實施例的器件中的差分放大器、電流鏡式差分放大器電路等等。
在上述第六和七實施例的情況下，已經假定存儲單元是由單個晶體管構成的。然而應該指出的是，該存儲單元也能以其他的配置實現，諸如圖24A至24E中所示的。更具體地說，圖24A顯示了一種存儲單元，其中設置了一個與柵極相對的后柵極，而溝道則位于后柵極和柵極之間。這種存儲單元結構的優點，在于當多個存儲單元與同一個后柵極端相連時，通過把一個具有負極性的電壓加到后柵極上，就可以把這些存儲單元中包含的信息或數據同時設定成邏輯“0”。當然，通過將具有+或正極性的電壓加到該后柵極上，也同樣可以把邏輯“1”寫入到這些存儲單元中。
在此方面，該后柵極端可通過利用半導體襯底本身、一個勢阱或類似裝置來實現。
圖24B顯示了一個存儲單元，其中端引線P平行于字引線延伸以使對存儲器件的控制能在一行一行的基礎上獨立地進行。另一方面，圖24C顯示了一種存儲單元，其中端引線P與數據引線平行地延伸。另外，圖24D顯示了一種存儲單元，其中存儲元件MM73的柵極與數據引線相連接。在此情況下，端P可被省略，這有利于減小用于實現半導體存儲器件所用的面積。最后，圖24E顯示了一種存儲單元，其中存儲元件MM74的柵極與字引線相連接，且該存儲單元因而能保證與圖24D所示的存儲單元類似的優點。
實施例8圖25A至25C和圖26顯示了根據本發明的第八實施例的半導體存儲器件。如圖25A所示，根據本實施例的存儲器件的存儲單元由一個電路構成，該電路包括根據本發明的存儲元件MM21和與它串聯的開關FET(場效應晶體管)M25。更具體地，字引線與該開關FETM25的柵極相連，以使從數據引線D加到存儲元件MM21上的電壓能被開關FET M25所中斷。因此，避免了將電壓加到與選定的存儲單元共用字引線或數據引線的非選定存儲單元上的必要。這又意味著根據本實施例的器件在數據保存特性方面比第六和七實施例更優越，從而提供了又一個優點。
根據本實施例的存儲單元的寫入操作是以如下方式進行的。首先，考慮與寫入邏輯“0”有關的操作。一個電壓(Vcc+Vt)被加到所要選定的字引線上，同時零伏特的電勢電平被加到所要選定的數據引線上。其結果，開關FET M25被導通，從而使節N21取大約為地電勢的電平。由于源極端P處于Vcc/2的電壓電平，一個電壓—Vcc/2被跨接到存儲元件MM21的柵極和源極之間，從而使信息邏輯“0”被寫入存儲單元(參見圖25C)。隨后，考慮用于寫入邏輯“1”的操作。還是在這種情況下，電壓(Vcc+Vt)被加到字引線上，同時將電壓Vcc加到數據引線上，因此，電壓Vcc/2被加在存儲元件MM21的柵極和源極之間，從而將邏輯“1”寫入到存儲單元中(參見圖25C)。
用于從根據本實施例的存儲單元讀出數據或信息的操作，可以借助于與第六和七實施例中所用的相類似的方式進行。然而，在本實施例中，本發明教導了一種布置，它使得讀/寫操作能在更低的源極電壓下進行。參見圖26，對于從包括存儲元件MM25和開關FET MM21的存儲單元中讀出信息，字引線W21的電勢電平從地電勢電平被改變到了源極電壓Vcc，并且同時包括開關FET M27和存儲元件MM25和MM26的虛設單元的字引線WD22的電勢，被從低電平改變到了高電平。隨后的操作與第六實施例的相同，只是除了在輸出被固定之后，對于存儲單元的再寫入是由與檢測放大器的輸出端相連的寫入驅動器進行的。例如，當要把邏輯“1”寫入存儲元件MM21時，電壓Vcc被加到數據引線D上。在此情況下，一個大體等于Vcc的電壓被加到存儲元件MM21的柵極和源極之間，從而能將邏輯“1”寫入到存儲元件MM21中。另一方面，當要寫入邏輯“0”時，數據引線被設定到地電勢電平。因此，電壓-Vcc/2被加到存儲元件MM21的柵極和源極之間，從而將邏輯“0”寫入到該存儲單元中。
在根據本實施例的存儲器件中，每次進行數據讀取操作時，都依次進行再寫入操作。借助這種布置，存儲元件MM21中保存的信息的數據從邏輯“0”到邏輯“1”的轉換將不會產生問題，只要這種轉換僅在出現了這樣的電勢差之后發生，即這種電勢差的幅度能夠使數據引線D和虛設數據引線Dn之間產生讀取操作。因此，讀出電壓Vr和寫入電壓Vcc/2可被設定在彼此較為接近的值或電平。這又意味著寫入電壓可被設定在一個低電平。在一個具體的例子中，讀出電壓Vr可被設定為3伏特，而寫入電壓Vcc/2可被設定在4伏特。對比之下，為了保證在前面結合第七實施例(見圖22C)描述的讀取操作中有效地防止信息或數據的倒相的發生，寫入電壓Vp必須被設定在大約為讀取電壓Vr的三倍之高。這需要將高電壓應用到寫入操作。
圖27A和27B是電路圖，分別顯示了根據本實施例的存儲單元電路的類型。圖27A中顯示的存儲單元與圖25A中所示的不同之處，在于源極端P與存儲元件MM81的柵極相連。另一方面，在圖27B所示的存儲單元中，存儲元件MM82的柵極由從存儲單元外部施加的控制信號C控制。
圖28A和28B顯示了一個半導體存儲器件的電路配置和布置，該半導體存儲器件包括若干存儲單元，每一個存儲單元都具有如圖27A所示的、對應于四比特的結構。在這些圖中，存儲單元MM101至104均由前面結合第一實施例描述過的多晶硅存儲元件構成。如從圖28B可見，相鄰的存儲單元的字引線由同一電極構成，而一個觸點被兩個相鄰的存儲單元所共用并與數據引線相連。由此可以理解到，實現該存儲單元所需要的面積可大大地減小。
實施例9圖29A至29C顯示了根據本發明的第九實施例的存儲單元電路和讀取電路。更具體地，圖29A顯示了根據本實施例的存儲單元的電路圖，圖29B顯示了該存儲單元進行的讀出和寫入操作中施加的電壓，而圖29C以曲線圖形式顯示了存儲單元中采用的存儲元件MM31和MM32的特性。根據本實施例的存儲單元的一個特征在于，在存儲元件MM31和MM32中寫入了補碼信息或數據。更具體地，對于寫入邏輯“1”，一個電壓Vcc被加到字引線W上，同時一個電壓Ve(具有負極性)被加到數據引線D上，其結果一個開關FET M33導通，從而將數據引線D的電勢加到節N31上，后者因而取得電勢電平Ve。由于電壓Ve被加到存儲元件MM32的柵極和源極之間，該源極被設定到低閾值狀態。對比之下，電壓(Vcc-Ve)被加到存儲元件MM31的柵極和源極之間，后者因而取高閾值狀態。對于在存儲單元中寫入邏輯“0”，數據引線D被設定在寫入電壓電平Vp。其結果，存儲元件MM31取低閾值狀態，且存儲元件MM32取高閾值狀態。在該寫入操作之后，數據引線的電勢電平被設定到Vcc/2，這使得大約為Vcc/2的電壓被分別加到存儲元件MM31和MM32的柵極和源極之間。在邏輯“1”狀態，數據引線D傾向于放電，而在邏輯“0”狀態，數據引線D被充電。這種趨勢或狀態由差分放大器檢測，以讀取數據或信息，如圖30所示。
在根據本發明的本實施例的存儲單元中，數據引線的電勢電平根據所要讀出的存儲單元信息或數據是邏輯“1”還是“0”而下降或上升。因此，可以將基準電壓(Vcc/2)直接加到差分放大器的輸入端之一上。因此，不需要虛設單元，從而提供了一個優點。在此方面，應該注意的是在根據前述實施例的電路配置的情況下，虛設單元是必須提供的，因為數據引線的電勢電平根據存儲單元數據是邏輯“1”還是“0”而得到保持還是被降低，是不確定的。
實施例10現在結合圖31A至31C描述根據本發明的進一步的實施例的存儲單元電路，其中圖31A顯示了根據本發明的本實施例的用于單個比特的存儲單元電路，圖31B分別顯示了用于讀出和寫入操作的電壓，且圖31C以曲線圖顯示了存儲元件MM41和MM42的特性。在根據本實施例的存儲單元中，采用了這樣的布置，即每一個均具有圖27A所示的結構的一對存儲單元可借助同一條字引線而得到選擇。為此，存儲元件MM41和MM42適于存儲互補的數據或信息。即，當存儲元件MM41被設定在低閾值狀態時，存儲元件MM42被設定在高閾值狀態，反之也是一樣。因此，當字引線在寫入操作之后被設定在高電勢電平時，在數據引線D和Dn之間出現了一個反映存儲元件MM41和MM42之間的電流驅動能力之差的電勢差。因此，通過將數據引線D和Dn連接到一個差分放大器的一對輸入端，就可以讀出存儲在該存儲單元中的信息或數據。
在根據本發明的本實施例的存儲單元或存儲器件中，可在不需要提供虛設單元且不需要產生用于差分放大器的基準電勢電平的情況下，就保證穩定的運行。因此，電路設計可得到簡化。另外，通過采用圖33所示的存儲單元電路，可得到類似的優點。
在實施例的前述描述中，假定采用了一個n溝道柵極絕緣場效應晶體管作為開關元件。然而，顯然它可用其他類型的開關元件來代替。例如，可采用一個p溝道場效應晶體管。在此情況下，加在柵極上的電壓的極性當然必須被相反。
另外，在前述描述中，假定半導體存儲元件是n溝道類型的。然而顯然該存儲元件以及存儲器件可以用p溝道存儲元件(即能夠借助空穴操作的元件)來實現。
實施例11以上結合第六至第十實施例描述的半導體存儲器件或簡言之為存儲器的特征，在于信息或數據能夠得到保存而沒有被易失化。因此，與傳統的非易失存儲器相比，數據寫入操作所需的時間極其短，且對于再寫入操作的次數沒有限制。另外，由于該寫入操作是通過僅注入幾個電子來進行的，所以能實現極其高速的寫入操作。對讀取操作的次數沒有限制的原因，可以用寫入是通過少數電子的運動而實現的這一事實來解釋。
根據本發明的存儲器件可以非常有益地被用作數據處理系統中的微處理器的一個主存儲器，如圖34所示。由于根據本實施例的存儲器件是非易失的，信息一旦被存儲在該存儲器件中，即使在電源被中斷的情況下也能得到保存。由于這種特征，以硬盤或軟盤的形式實現的外部存儲器，可以由根據本發明的教導制成的存儲芯片來實現。另外，由于該主存儲器的非易失性，包含這種類型的主存儲器的計算機可立即恢復到電源中斷之前的狀態。
另外，通過用結合第六至第十實施例描述的半導體存儲器件作為微處理器中的高速緩沖存儲器存儲器，不僅該高速緩沖存儲器存儲器可被作成非易失的，而且該微處理器的功率消耗也能大大地得到降低。
如從前述描述中可見，根據本發明，提供了一種半導體存儲器件，它能在不需要低溫冷卻的情況下，以少量的存儲元件實現，這些存儲元件本身具有信息或數據存儲能力并同時降低了對實施面積的要求。因此，通過采用根據本發明的半導體存儲器件，可以實現具有高速再寫入操作的非易失存儲器件。
權利要求
1.一種數據處理設備，包括一個處理器和一個存儲器，所述存儲器包括一個非易失半導體存儲器件，該半導體存儲器件包括多個半導體元件，每個所述半導體元件都包括一個構成所述半導體元件的源極的源極區、一個構成所述半導體元件的漏極的漏極區、一個設置在所述源極區和所述漏極區之間并用于將它們連接起來的有效溝道區、一個柵極電極—該柵極電極通過設置在所述柵極電極和所述有效溝道區之間的一個柵極絕緣膜而與所述有效溝道區相連接、和一個形成在所述源極區和所述漏極區之間并位于所述有效溝道區中的電流路徑附近并用于俘獲至少一個載流子的能級節，其中所述柵極電極和所述有效溝道區之間的有效電容被設定得如此地小，以致滿足于由以下不等式給出的條件1/Cgc＞kT/q2(1)其中Cgc代表所述有效電容，k代表玻爾茲曼常數，T代表以絕對溫度表示的操作溫度，且q代表一個電子的電荷；且其中所述多個半導體元件經過字引線和數據引線而受到控制。
全文摘要
一種場效應半導體元件,它是用少數元件實現的并具有較小的面積且能夠在不需要進行低溫冷卻的情況下通過其存儲數據,及利用其的數據處理設備。柵極—溝道電容被設定得如此地小,以致能根據該半導體場效應晶體管元件電流的改變明確而清楚地檢測出捕獲區是否俘獲到了一個電子或空穴。通過檢測該半導體元件的閾值電壓由于在捕獲區中捕獲電子或空穴而產生的改變,就能在室溫下實現數據存儲。
文檔編號H01L29/94GK1173044SQ9711021
公開日1998年2月11日 申請日期1997年4月1日 優先權日1993年8月19日
發明者矢野和男, 石井智之, 橋本孝司, 關浩一, 青木正和, 阪田健, 中込儀延, 竹內干 申請人:株式會社日立制作所