具有固定桁條的集成電路觸點的制作方法

專利名稱：具有固定桁條的集成電路觸點的制作方法
技術領域：
本發明涉及集成電路觸點的結構，尤其涉及那些尺寸比較大的結構。
背景技術：
硅集成電路由有源器件區組成，它們構筑在硅襯底上，彼此被一圍繞于有源區并配置在硅襯底上的絕緣體相互隔離。被隔離的器件通過制作在絕緣體上的導電薄膜線條加以互聯，以形成電路。隔離的有源器件從襯底到導電薄膜線條通過觸點加以連接起來。
這可參見

圖1，其中示出一CMOS倒相器的晶體管示意圖，它具有一NMOS增強型晶體管59、一PMOS增強型晶體管57和四根導電線條基準接地線條Vss 51、電源線條Vcc 55、輸入信號線條IN 53，以及輸出信號線條OUT60。兩個晶體管的各柵極都耦合到輸入信號53。電源線Vcc 55在觸點64連到PMOS晶體管57的源極，基準接地線Vss 51在觸點61連到NMOS晶體管59的源極。NMOS晶體管59和PMOS晶體管57分別在觸點62和63連到輸出信號OUT 60。觸點61-64用于使單個導電線條與有源區晶體管電學耦合，以形成倒相器電路。
在圖2中，示出NMOS晶體管59，它由被柵極輸入信號IN 53分隔并構筑在P阱65中的n型電極67構成。NMOS晶體管59的源極沿觸點61連到Vss51，而其漏極通過觸點62連到信號輸出OUT 60。同樣地，構筑在N阱69中的PMOS晶體管57，由被相同的柵極輸入信號IN 53分隔的p型電極71構成。PMOS晶體管57的源極沿觸點64連到Vcc 55并沿觸點63連到信號輸出OUT 60。
參考圖3，NMOS晶體管59和PMOS晶體管57依據薄膜層來限定，以形成在P型襯底70中的有源區。NMOS晶體管59由被輸入柵極53分隔并構筑在p阱65中的n型源極67a和n型漏極67b構成。構筑在n阱69中的PMOS晶體管57，由被輸入柵極53分隔的p型源極71b和p型漏極71a構成。PMOS晶體管57和NMOS晶體管59彼此由場氧化物75隔離開，且為了減少接觸電阻，它們的漏、柵和源極都具有一硅化物薄層77。一二氧化硅絕緣層73覆蓋并進一步隔離晶體管59和57。
如圖4所示，通過使用掩模步驟，在二氧化硅73中制成穿通其表面分別到達晶體管59和57的每個電極67和71的通孔或接觸孔72。雖然具有傾斜坡的通孔能提供良好的臺階覆蓋，但因減少觸點尺寸已成為先進光刻圖像成形技術中的一個重要因素，所以只示出垂直的通孔72。于是在二氧化硅73上覆蓋諸如CVD鎢79一類導體。因為鎢既可用作為構成導電薄膜線條的金屬(諸如鋁)與硅電極67和71之間良好的接觸阻擋，也可作為良好的互聯填充物，用以改進金屬的臺階覆蓋，所以使用鎢79。
然后如圖5所示，對鎢79進行刻蝕去除，以形成與二氧化硅73等高的表面。被二氧化硅73包圍的鎢79形成圖1和2中所代表的觸點61-64。最后，用鋁等金屬形成位于觸點61-64上的三條導電薄膜線條51、60和55，以分別形成圖1和2所示的線條Vss、OUT和Vcc。
參考圖7，半導體觸點結構的特寫圖示出配置在硅襯底主體12上的二氧化硅絕緣層13，在此二氧化硅絕緣層13中制作有垂直的接觸孔11。在二氧化硅絕緣層13上以及接觸孔腔15中覆蓋上CVD鎢15。然后如圖8所示，對鎢17進行刻蝕去除，只留下通孔或觸點19。
在接觸孔中具有良好的互聯臺階覆蓋，俾使鎢充分地覆蓋在接觸窗口的側壁，并形成與周圍的二氧化硅絕緣層相對等高的表面，這是很重要的。否則，觸點對有源器件區可形成差導電通路，或者觸點表面上的不規則性可以在接著的加工薄膜層步驟中被放大，導致低的元件成品率。因此觸點應足夠小以允許在對鎢進行刻蝕去除后形成完整的觸點填充。因此，如圖9所示，布局的需要是所有的觸點至少在一個方向上的尺寸保持最小。在圖9中，觸點21和23的俯視圖示出它們各自的寬度w和W的尺寸相等，但各自的長度1和L的尺寸則并不相等。寬度設定為可保證良好臺階覆蓋的一公共最小值。
圖10分別示出在硅襯底26上形成的并覆以鎢層25的具有不同寬度W1和W2的兩個接觸孔27和29切下部分的三維圖。如圖11所示，在對鎢25進行刻蝕去除后，示出較小寬度W1的觸點中的鎢25完全覆蓋住接觸孔27的側壁，提供了良好的互聯臺階覆蓋。然而，在較大寬度W2的觸點中，鎢25的刻蝕去除卻顯示出沿接觸孔29的側壁形成有殘留的桁條31。因此，若如圖12所示，使用已有技術的方法構成一尺寸比較大的觸點(它的至少一個實際尺寸為幾微米或更大)，則沿接觸孔側壁35的周邊將顯示出長的鎢桁條37。由于薄膜中應力的不同，所以整個或部分鎢桁條37可從側壁35上分離和隆起，并再淀積在大圓晶片表面上的其他部位，導致有缺陷的器件。
因此，在硅集成電路中一般只使用最小尺寸的觸點，對較大的觸點則構成并排的多個接觸窗口。這就為最小的器件尺寸提供可能，因為，一般在亞微米范圍內的最小尺寸的觸點，通常由集成電路中構筑觸點所用光刻成像技術的最小分辨能力加以確定。
只使用最小尺寸的觸點對電路進行布局通常不成問題。然而，只使用最小尺寸的觸點，不能對特定的測試結構、工藝監測器特征和光處理輔助設備進行布局。例如，可能發生觸點刻蝕工藝監測器所具有的斑點尺寸元件大于最小的觸點尺寸。此外，一些光對準工具需要把大尺寸特征印制在大圓片上，以實現對準。還有其它的對準工具需要清除先前印制在對準標記上的抗蝕劑。這通過除去該對準標記上大區域中的抗蝕劑來加以完成。再者，如果工藝流程包括向觸點進行“插頭”注入(“plug implant”)，這通常為擴展電阻結構提供，用以監測注入剖面，則擴展電阻的結構需要大于一百微米的特征尺寸以供測量。
如果這些大的觸點幾何尺寸包含在一光掩模或大圓片上，則所造成的上述桁條可能從接觸窗口的側壁上剝離下來而引起缺陷問題。
本發明的一個目的是提供一種大尺寸的接觸結構，它能減少桁條從接觸窗口側壁上的分離和剝離。發明內容上述目的已在大尺寸的觸點結構中加以實現，它可增加桁條對接觸窗口側壁的粘附性而同時減少桁條上的應力。與已有技術中其周邊構成光滑的連續直線的大觸點不同，依據本發明，大的觸點結合有開槽的梳狀(grooved comb-like)圖形沿其周邊分布。此開槽的圖形通過增加側壁表面面積，從而增加桁條對側壁的粘附性，而起著使桁條固定在側壁上的作用。此外，開槽的圖形給桁條提供向外凸出的部分，有助于消除加到主要桁條主體上的任何應力。
為了進一步減少桁條從接觸窗口側壁上的分離和剝離，把開槽的圖形作成具有最小的尺寸，在至少一個側向上最好是0.2μm到1.0μm。然而，此最小的尺寸一般限定在用于構成其中使用觸點的集成電路薄膜層構圖中的光刻技術所允許的最小尺寸。結合有這樣一種最小尺寸的凹槽圖形的觸點可增加接觸窗口開槽圖形中的臺階覆蓋，從而也可增加桁條對接觸孔側壁的粘附性。這增強了凹槽圖形把桁條固定在接觸窗側壁上的能力。
附圖概述圖1是已有技術的CMOS倒相器電路的示意圖。
圖2是圖1示意圖的俯視平面布局圖。
圖3-6示出在硅的平面構成觸點，以形成圖1的CMOS倒相器的已有技術的方法。
圖7-9圖示說明構成觸點的已有技術的方法。
圖10是已有技術中構成兩個寬度不同的觸點工藝步驟的透視圖。
圖11是利用圖10所示工藝步驟所獲觸點的透視圖。
圖12是已有技術中沿其周邊側壁鋪有殘留桁條的大接觸孔的俯視圖。
圖13是依據本發明構成觸點的大接觸孔的透視圖。
圖14示出具有一附加鎢覆蓋層的圖13的接觸孔。
圖15是一觸點的透視圖，示出利用依據本發明的凹槽使殘留的桁條附著在接觸孔的側壁。
圖16是依據本發明的兩個大觸點的俯視圖。
圖17是依據本發明較佳實施例的觸點俯視圖。
圖18是圖17的觸點側壁的特寫圖。
本發明的最佳實施方式參考圖13，在襯底主體36的有源區34上方的絕緣體材料32中形成接觸孔44。對接觸孔44的外部周邊進行光刻構圖，以形成向外凸出的凹槽，它們切入絕緣體材料32而遠離接觸孔的中心區。然后如圖14所示，在絕緣體材料32上以及有源區34上的接觸孔中覆以導電材料，最好是鎢38，它填滿了接觸孔的內腔以及光刻形成的凹槽區。然后如圖15所示，對鎢38進行刻蝕，從而使鎢填滿凹槽區40并對著絕緣體32的側壁沿接觸孔的內部周邊形成桁條42。凹槽40增加了接觸孔側壁的表面面積。較大的表面面積，轉而增加桁條42對側壁的粘附性。此外，凹槽40有助于使桁條42上的應力分布到其外伸的凹槽40上，使得桁條42可承受更高的應力水平。
參考圖16，示出依據本發明的兩個可能的凹槽圖形；一個是沿觸點周邊具有不規則分布的凹槽圖形41，另一個是規則分布的凹槽圖形39。沿觸點周邊的凹槽圖形對本發明并不是決定性的，但凹槽圖形最好在至少一個側向延伸方向X或Y上具有等于最小觸點尺寸的尺寸。這保證良好的臺階覆蓋進入觸點的凹槽區，進一步加強了桁條對接觸窗口側壁的粘附性。由構成其上作有觸點的集成電路所用光刻技術的最小分辨能力來確定最小的觸點尺寸。
參考圖17，示出依據本發明較佳實施例中具有矩形壁排列的觸點49的俯視圖，在觸點的側壁附著有鎢的桁條43。觸點49具有沿其整個周邊均勻分布的由直線圍著的凹槽圖形45。
參考圖18，由直線圍著的凹槽45具有寬度為W3、長度為L3并以GAP的距離隔開。將寬度W3作成等于最小觸點的尺寸，使得鎢43在凹槽區47形成良好的臺階覆蓋。最好把分隔鄰近凹槽45的GAP作成等于一凹槽45寬度W3的二到十倍，把長度L3作成比最小的觸點尺寸大四倍，從而允許為良好的粘附性區和應力分布能力創造條件。
權利要求
1.一種半導體觸點結構，其特征在于包括具有包括襯底和薄膜層在內的多層結構的半導體主體，它們都具有相對應的主表面，所述襯底的對應主表面靠近所述薄膜層的對應主表面，所述襯底具有有源區，所述主體包含有從所述有源區延伸出來的通孔，終止在位于所述襯底相對面上所述薄膜層對應主表面中的小孔，所述通孔具有圍繞一軸排列的光刻構圖周邊，所述軸垂直于所述對應主表面而延伸，所述光刻構圖周邊具有多個隔開的從所述軸向外延伸的開槽凸起。
2.如權利要求1所述的半導體觸點結構，其特征在于第一對所述開槽凸起之間的間隔與第二對所述開槽凸起之間的間隔并不相同。
3.如權利要求1所述的半導體觸點結構，其特征在于所述開槽凸起沿所述光刻構圖的周邊以規則間距分布。
4.如權利要求3所述的半導體觸點結構，其特征在于所述規則間距是所述開槽凸起寬度尺寸的二到十倍。
5.如權利要求1所述的半導體觸點結構，其特征還在于周邊的邊長的尺寸大于1μm。
6.如權利要求1所述的半導體觸點結構，其特征在于所述開槽凸起具有寬度一般平行于所述光刻構圖周邊，以及長度垂直于所述光刻構圖周邊的直線形狀。
7.如權利要求7所述的半導體觸點結構，其特征在于所述寬度的尺寸在0.2μm和1.0μm之間。
8.一種半導體觸點結構，其特征在于包括具有由至少一個通孔聯結起來的襯底和薄膜層的半導體主體，所述通孔具有限定為光刻構圖周邊的矩形側壁，周邊所帶開槽突起從所述側壁向外延伸，形成鋸壁狀輪廓，從而增加所述側壁的表面面積，而所述襯底包括有源區以及從所述有源區延伸并終止于位于所述薄膜層中一小孔的所述通孔。
9.如權利要求8所述的半導體觸點結構，其特征在于所述開槽凸起沿所述光刻構圖周邊均勻分布。
10.如權利要求8所述的半導體觸點結構，其特征在于第一對所述開槽凸起之間的間隔與第二對所述開槽凸起之間的間隔并不相同。
11.如權利要求8所述的半導體觸點結構，其特征在于所述開槽凸起具有寬度一般平行于所述光刻構圖周邊，以及長度垂直于所述光刻構圖周邊的直線形狀。
12.如權利要求11所述的半導體觸點結構，其特征在于所述開槽凸起沿所述光刻構圖周邊以規則間距分布，任意兩個開槽凸起之間的距離在所述寬度的兩到十倍的范圍內。
13.一種半導體觸點結構，其特征在于包括具有包括襯底和薄膜層在內的多層結構的半導體主體，它們由一具有中心區和帶有光刻構圖周邊的側壁的通孔聯結起來，所述光刻構圖周邊具有從所述中心區向外延伸的凸起，所述通孔中排列有桁條，所述桁條具有第一和第二相對應的邊，所述第一邊具有匹配于所述光刻構圖周邊輪廓的輪廓，帶著沿所述第二邊的整個長度與之相關聯的均勻形狀。
14.如權利要求13所述的半導體觸點結構，其特征在于第一對所述開槽凸起之間的間隔與第二對所述開槽凸起之間的間隔并不相同。
15.如權利要求13所述的半導體觸點結構，其特征還在于周邊邊長的尺寸大于1μm。
16.如權利要求13所述的半導體觸點結構，其特征在于所述開槽凸起沿所述光刻構圖周邊以規則間距分布。
17.如權利要求13所述的半導體觸點結構，其特征在于第一對所述開槽凸起之間的間隔與第二對所述開槽凸起之間的間隔并不相同。
18.如權利要求13所述的半導體觸點結構，其特征在于所述開槽凸起具有寬度一般平行于所述的光刻構圖周邊，以及長度垂直于所述的光刻構圖周邊的直線形狀。
19.如權利要求18所述的半導體觸點結構，其特征在于所述開槽凸起沿所述光刻構圖周邊以規則間距分布，任意兩個開槽凸起之間的距離在所述寬度的兩到十倍的范圍內。
20.如權利要求13所述的半導體觸點結構，其特征在于所述通孔具有限定為光刻構圖周邊的矩形側壁，所述光刻構圖周邊具有從形成鋸壁圖形的所述側壁向外延伸的開槽凸起，從而增加所述側壁的表面面積。
全文摘要
一種具有牢固地粘附在接觸孔(44)側壁上的桁條(42)的大尺寸觸點。使接觸孔(44)作成具有帶著向外凸出槽(40)的光刻構圖周邊。槽的尺寸在至少一個方向上等于最小的觸點尺寸，以便保證槽區中良好的臺階覆蓋。槽(40)通過增加能增加粘附性的側壁表面面積，使應力從桁條(42)分布到槽區上，并為槽(40)提供良好的臺階覆蓋，而起著把桁條固定在接觸孔(44)的側壁上的作用。
文檔編號H01L23/522GK1159250SQ96190055
公開日1997年9月10日 申請日期1996年5月29日 優先權日1995年7月11日
發明者布拉德利·J·拉森, 庫爾特·舍騰雷博 申請人:愛特梅爾股份有限公司