專利名稱：半導體集成電路的布圖設計方法
技術領域：
本發明涉及半導體集成電路(SIC)布圖設計方面的改進，更具體地說，涉及一種計算機輔助布圖設計方法，這種方法能夠自動地產生用于建立待連接的半導體元件之間的互連線的互連路線或者路徑。
半導體工業正在使用稱為FMS(靈活的制造系統)的一種新制造系統。為了與上述系統協調一致，需要把開發/制造的時間減到最短。因此，能夠在SIC中安排大量半導體元件的計算機輔助設計系統一直引起極大的注意。
圖10用圖解說明一種常規的建立SIC的互連路徑的自動布圖設計技術。在圖10中，半導體元件11-16是根據網格圖形上面各相應互連的需要自動地布圖設計出來的。該網格圖形由垂直互連網格線IGL21-29和水平互連網格線IGL31-38確定。在上述網格圖形上面，形成不同的互連層(圖中未示出)。借助于垂直IGLS21-29設置兩個互連層中的一層上的路徑，借助于水平IGL31-38，設置另一個互連層上的路徑。用這兩個互連層在半導體元件11-14之間進行互連。在垂直IGL21-29和水平IGL31-38的交點處將第1和第2互連層的互連路徑連接起來。在圖10中還示出了與半導體元件11相連的互連網101、與半導體元件14相連的互連網102、與某些半導體元件(未示出)相連的互連網103、連接半導體元件13及半導體元件16的互連網105、與某些半導體元件(未示出)相連的互連網106，以及連接在半導體元件12的半導體元件13之間的互連網104。
然而，這種常規的計算機輔助布圖設計系統存在一些問題。例如，在半導體元件11-14之間限定的區域變成很擁擠。也就是說，在該區域已經設置了三個互連網(即，在垂直的IGL23上面的互連網101、在垂直的IGL24上面的互連網103、在垂直IGL25上面的互連網102)。結果產生了沒有位置進一步布線的不希望的情況。這樣就不能提供互連網104以便在半導體元件之間建立互連，使得整個互連作業沒有完成。
當不能制造某些互連路徑和剩下某些互連路徑沒有完成時，需要進行重新排列和/或重新互連。這要花費很長時間，而且，即使從開始再進行一次互連工作，也未必能保證完成所有的互連而不剩下沒有建立的互連路徑。因此，必須重復上述工作，直到產生每一需要的互連路徑。
通過均勻地展寬預計會成為未完成互連區域的一個特別的區域，可以找到上述問題的解決方案。但是，這種方案產生的問題是不可能總是適當地獲得上述區域。即，得到的互連區域可能變成比實際上需要的區域大，結果產生不需要的空間并增加芯片的尺寸。
為了減少開發/制造SIC的時間，使用了作為母片技術的本領域公知的方法。關于母片技術就是預先在半導體基片上完成制備各種元件(如晶體管、電容和電阻)，只需在規定的半導體元件之間設置互連，即可實現預定的SIC。如果發現未完成的路徑，就變換到有更靈活設計能力的另外一種母片技術，以便完成全部互連。然而，其結果增加了芯片的尺寸。
本發明的一個目的是提供一種改進的SIC布圖設計技術，這種布圖設計技術能在某些互連路徑未完成的情況下減少重新布圖設計的時間，并且保持芯片尺寸盡可能的小。
更準確地說，在還有一條用于連接半導體元件的互連路徑未完成時，在該未連接的半導體元件之間設置一輔助的互連網格線。利用上述的輔助線，產生未連接上的互連路徑。
另外，按照本發明，在布線前，預先在互連網格線之間設定一儲備的互連網格線，在形成初始互連路徑的步驟中，使得在儲備的互連網格線上不產生互連的路徑，即，正如其名稱所指出的那樣，儲備的互連網格線是為以后使用的。當發現某些互連路徑未被連接時，即可用此儲備的互連網格線來進行互連。
本發明公開了在形成于半導體基片上的半導體元件之間建立互連的第1種半導體集成電路(SIC)布圖設計的方法(1)提供沿半導體元件之間的第1方向延伸的第1互連網格線(IGLs)，(2)提供沿垂直于半導體元件之間第1方向的第2方向延伸的第2IGLs，(3)在第一互連上產生互連路徑，以便其產生的互連路徑在第1IGLs上面通過，(4)在第2互連層上面產生互連路徑，以便如此產生的互連路徑在第2IGLs上面通過。第1SIC布圖設計方法包括下述步驟(a)借助于兩個互連層自動地產生互連路徑，以在半導體元件之間建立互連，(b)檢查互連路徑產生步驟的結果，以便發現是否還有某些互連路徑未被設定。
(c)如果通過對規定的半導體元件之間進行檢驗的步驟發現有一根未連接上的互連，在位于未連接的半導體元件之間的幾個第一種IGL之間或在幾個第2種IGL之間設置第1輔助IGL或者第2輔助IGL，把已經互連的半導體元件與已經按后備的輔助IGL成比例的數量產生的互連路徑擠一起。
(d)借助于第1和第2輔助IGL和剩余的未使用的第1和第2IGL產生一個在剩下的仍未連接的半導體元件之間形成互連的互連路徑。
本發明公開了在形成于半導體基片上的半導體元件之間建立互連的第2種半導體集成電路(SIC)布圖設計的方法，(1)提供沿半導體元件之間的第一方向延伸的第1互連網格線(IGLs)，(2)提供沿與半導體元件之間第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產生互連路徑，以使其產生的路徑在第1IGLs上面通過，(4)在第2互連層上產生第2互連路徑，以使其產生的互連路徑在第2IGLs上面通過。第2種SIC布圖設計方法包括下列步驟(a)在第1IGLs之間設置第1儲備IGL，禁止其用作互連路徑的導向線，同時，在第2IGLs之間設置第2儲備IGL，亦禁止其用作互連路徑的導向線。
(b)借助于第1和第2IGL自動地產生互連路徑，以便在半導體元件之間建立起互連。
(c)檢查互連路徑產生步驟的結果，以便發現是否還有某些互連路徑未被確定。
(d)如果通過對規定的半導體元件進行檢驗發現有一根未確定的互連，就借助于第1和第2儲備IGL以及剩下未用的第1和第2IGL產生一個互連路徑，以在仍未被連接的半導體元件之間建立互連。
按照本發明，如果還有互連路徑沒有被確定，因此而不能互連規定的半導體元件，則在這些未連接的半導體元件之間設置輔助的互連網格線，按與后備的輔助互連網格線成比例的數量將已經設置和互連的半導體元件及其布線擠在一起。更確切地說，第1互連網格線、第2互連網格線和待插入任何兩個互連網格線之間的輔助互連網格線的設置是相對于許多半導體芯片進行的。應注意，這些輔助互連網格線是提供在不同位置上的。然后，對于所有的半導體芯片選擇一個特殊的，其輔助互連網格線在未連接的半導體元件間特殊的互連網格線之間延伸。
作為上述配置的結果，可以在不改變已經布線的半導體元件的位置和已經建立的布線的情況下產生沒有確定的互連路徑。因此，和常規布圖設計技術相比，本發明提供了一種有效的SIC布圖設計技術。另外，只在仍未連接上的半導體元件之間設置輔助互連網格線。和在每個半導體元件之間均設置輔助互連網格線的技術相比，本發明可能保持盡可能小的芯片尺寸。
圖1a表示本發明第1實施例的自動互連步驟完成后的互連布線結果。
圖1b表示第1實施例的輔助IGL設置步驟完成后的互連布線結果。
圖1c表示第1實施例的最后互連布線結果。
圖1d表示如圖1c所示的半導體芯片的剖面圖。
圖2用圖解說明IGLs的Standoff情況。
圖3表示第1實施例布圖設計方法的流程圖。
圖4a表示完成本發明第2實施例自動互連步驟后的互連布線結果。
圖4b表示第2實施例的最后互連結果。
圖5是第2實施例布圖設計方法的流程圖。
圖6a表示由于一個區域周圍密集布線造成擁擠，從而仍有互連路徑未被確定的例子。
圖6b表示在一個預計由互連路徑擠滿的特定區域提供許多儲備IGLs的例子。
圖6c表示在一個預料將由互連路徑擠滿的特定區域的一部分提供儲備IGLs的例子。
圖7表示第2實施例的例子，其中，設置解除互連約束的優先順序。
圖8表示按常規布圖設計方法，通過設計積木塊(building block)型SIC的連線獲得的互連布線的結果。
圖9表示按照本發明的布圖設計方法，通過設計積木塊型SIC的布線所獲得的互連布線結果。
圖10用圖解說明由常規布圖設計技術獲得的互連布線結果。
下面參考附圖，敘述本發明的最佳實施例。
實施例1參考表示互連布線結果的圖1c敘述本發明第1實施例。圖1c表示的是自動配置的半導體元件11-16、第1(垂直)互連網格線(IGLs)21-29、第2(水平)IGLs31-38，和第1(重量)輔助IGL41。如此確定IGLs間的間隔，以使在同一水平面上配置的相鄰互連路徑之間不發生電中斷。例如，如圖2所示，如果在一個第1(垂直)IGL上面通過的互連路徑的寬度＝a，在各個第1(垂直)IGL上面通過的相鄰路徑之間的間隔＝d，在一個第2(水平)IGL上面通過的互連路徑的寬度＝b，在各個第2(水平)IGL上面通過的相鄰路徑之間的間隔＝C，第1(垂直)IGLs的間隔＝e，第2(水平)IGLs的間隔＝f，可以把它們(即a，b，c，d，e和f)之間的關系寫成如下的等式a∶b∶c∶d∶e∶f＝5∶3∶2∶3∶8∶5當提供垂直輔助的IGL時，這種垂直提供的輔助IGL和其相鄰第1(垂直)IGL之間的間隔取與間隔“e”相同的數值，而當提供水平的輔助IGL時，如此水平提供的輔助IGL與其相鄰第2(水平)IGL取與間隔“f”相同的數值。
圖1d表示沿圖1c中第2(水平)IGL33所取剖面圖中的半導體基片50。如圖1d所示，在半導體基片50上面提供的是第2互連層51，在互連層51下面是第1互連層52。因此，第1(垂直)IGLs21-29用于在第2互連層51上面互連布線，第2(水平)IGLs31-38用于在第1互連層52上面互連布線。第1互連層52和第2互連層51都由鋁組成，但是在不同工序中形成。因此，關于第1互連層52的互連信息和第2互連層51的互連信息不存儲在計算機內的相同層次中。
參考圖1d解釋上述SIC的制造步驟。首先，為了形成用于構成包含晶體管、二極管、電阻和其它元件的半導體元件的擴散區12a、14a和16a;把P型雜質有選擇地擴散進含有n型雜質的半導體基片50的表面。接著，為了使半導體基片50與第1互連層52電隔離，在半導體基片50的表面上形成介質層60a。然后，在與擴散區12a、14a和16a相對應的位置形成窗口。把鋁粘附到半導體基片50的整個表面上，并根據互連網104b、102b和105b的數據進行光刻處理，使第1互連層52形成圖形。
形成另一個介質層60b以便使第2互連層51與第1互連層52電絕緣。然后，在與第1互連層52與第2互連層51之間互連相應的位置形成通孔。把鋁粘附到半導體基片50的整個表面上，根據互連網101、103、104a，以及102a和105a的數據進行光刻處理，使第2互連層51形成圖形。為了進行表面保護形成鈍化層61。
關于上述步驟(即，雜質擴散步驟、在介質中開窗口的窗口形成步驟、在第1互連層52中形成圖形的構圖步驟、形成通孔的通孔形成步驟，以及在第2互連層51中形成圖形的構圖步驟)的數據項被存儲在計算機中的不同層次。關于擴散區12a、14a和16a的數據、在介質層中形成窗口的數據，以及在第1互連層52的擴散區12a、14a和16a之上形成半導體元件12、14和16的電極的數據由半導體元件要求。因此，作為各半導體元件所需的層次數據的組合的集合被規定出對應的單元名稱。通過指定確定的單元名稱為與第1(垂直)IGLs21-29和第2(水平)IGLs31-38相應的坐標來作圖。此外，按下述方式進行第1互連層52和第2互連層51之間的連接，將關于通孔形成的數據規定成一個單元名稱，并把相應于第1(垂直)IGL和第2(水平)IGL的交點的位置規定為該單元名稱。
圖1b所示的是與半導體元件11相連的互連網101、和半導體元件14相連的互連網102、和半導體元件(圖中未表示)相連的互連網103、用于建立半導體元件12和半導體元件13之間連接的互連網104、用于建立半導體元件13和半導體元件16之間的連接的垂直子網105a和水平子網105b的互連網105、和半導體元件(圖中未表示)相連的互連網106，以及和半導體元件15相連的互連網107。
現參考圖3解釋圖1c的SIC布圖設計技術。
在步驟201，利用第1(垂直)IGLs21-29和第2(水平)IGLs31-38進行半導體元件11-16的布局，并利用第1和第2互連層51和52實現半導體元件11-16之間的自動互連布線。這樣就產生了互連網101-103和105-107(見圖1a)。
在步驟202把步驟201的結果和電路圖的互連信息進行比較，以便確定是否已成功地建立起全部的互連(即，步驟202檢查步驟201的結果，以便發現是否仍有某些互連路徑未被設置)。此處，假定發現沒有完成連接半導體元件12和13的互連網104。
在步驟203，由于步驟202發現互連網104未完成或者沒確定，所以在半導體元件12和13之間的第1(垂直)IGL24和25之間提供單個的垂直輔助IGL41。同時，以與垂直輔助IGL41結構成正比的距離平移半導體元件11-16以及互連網101-103和105-107。雖然插進的垂直輔助IGL41擠進一組已經設置的半導體元件11和12和一組已經設置的半導體元件13-16的位置，但是各組半導體元件中的位置沒有產生相關的變化。
下面詳細敘述步驟203。對于許多半導體芯片，首先設置第1(垂直)IGLs21-29、第2(水平)IGLs31-38，然后把輔助IGL41插入任意兩個IGL之間。注意，在不同位置提供輔助IGL41。然后，選擇全部半導體芯片中的一個特別的芯片，其輔助IGL41設在半導體元件12和13之間的第1(垂直)IGL24和25之間。
在半導體元件之間的任何位置都能設置任何數量的輔助IGLs，考慮到相對于剩下來沒有設定的其它半導體元件的布局關系，如果像上述那樣設置，就可能用較少的工作量進行有效的互連。
在步驟204，產生仍沒有完成的互連網104，以便利用輔助的IGL41和在步驟203產生的沒有使用的IGL來連接半導體元件12和半導體元件13。如圖1c所示，互連網104包括在第1(垂直)輔助IGL41上通過的垂直子網104a、在第2(水平)IGL33上面通過的水平子網104b，和在第2(水平)IGL36上面通過的水平子網104c。
前述步驟完成后，布圖設計程序返回到步驟202，進一步檢查是否存在未完成的互連路徑。如果成功地完成了整個互連，布圖設計程序同樣也完成了。如果發現某些未完成的互連路徑，程序就進入到步驟203以設定一個附加的輔助IGL，然后進入步驟204完成整個的互連。
即使在布線資源(resource)周圍設置很多互連路徑使半導體元件之間的特別互連資源變成擁擠，而且結果剩下了一個互連路徑未能完成，本實施例也能對此提供一個解決方案;通過另外設置一個輔助IGL并利用剩下未使用的IGL，在不改變已經存在的互連網的布局的情況下產生這樣一個未完成的互連路徑。因此與常規布圖設計方法相比，本實施例能夠減少重新互連的時間。而采用常規方法，如果發現有未完成的互連網，就要從開始重復它的布圖設計的程序。另外，本實施例排除了均勻擴展互連區域的要求，因此，可以保持半導體芯片的尺寸盡可能小。
實施例2現參考附圖敘述本發明的第2最佳實施例。圖4a和4b表示利用第2實施例的母片技術產生的互連布線的結果。為了方便起見，元件或基本單元元件及元件的互連的布圖設計與第1實施例圖1c的相同。因此，類似的元件由相同標號表示，只說明本實施例與第1實施例之間的不同的地方。
在圖4a和圖4b中，標號81表示按照確定的規則在元件11(12)和元件13(14)之間設置的第1(垂直)儲備IGL。上述確定規則是根據在包括在其上設置有元件的IGLs的元件之間存在的IGL數量來確定的。例如，設置4個第1(垂直)IGL(即線23-26)，使每4個IGL設置1個第1(垂直)儲備IGL81。
在開始的自動互連布線過程中，不許可互連布線在儲備IGL81上面通過。
在第1(垂直)IGL23上設置元件11和12。
下面，參照圖5解釋利用儲備IGL81的本實施例的布圖設計技術。
在步驟300，在母片型SIC中設置第1(垂直)和第2(水平)IGL21-29及31-38及儲備IGL81。然后在步驟301，借助于第1(垂直)IGL21-29及第29(水平)31-38自動產生互連路徑。結果，在第1(垂直)IGL24、25和22上分別產生互連網101-103，在第1(垂直)IGL27以及第29(水平)IGL36和33上產生互連網105，在第1(垂直)IGL27及第2(水平)IGL32上產生互連網66，以及在第2(水平)IGL36上產生互連網107。注意，此時，不許可互連布線在儲備IGL81上面通過。與第1實施例不同，在圖中元件11和12的左邊，在第1(垂直)IGL22上面形成互連網103，因為在元件11和13之間(或者在元件12和14之間)限定的間隔不是很大，并且不許可互連布線在儲備IGL81上面通過。
在步驟302，檢查步驟301的結果，找出是否有沒完成的互連路徑。假定，步驟302發現在元件12和13之間互連的互連網104沒有完成設置，該互連網104由圖4a中的點劃線表示。
接著，在步驟303，確定是否存在沒有使用的儲備IGL81。如果存在沒有使用的IGL81，在步驟304，解除對它的布線約束(即許可互連布線在儲備IGL81上面通過)。換句話說，現在可用儲備的IGL81作正規的IGL。
在步驟305，利用在步驟304已經解除布線約束的儲備IGL81和剩下的未使用的IGL產生互連網104，以便在元件12和13之間建立連接。由儲備IGL81和第2(水平)IGL33及36(見圖4b)形成互連網104。
以后，布圖設計程序返回到步驟302，進一步檢查是否存在沒完成的互連路徑。在本實施例中，沒有剩下未完成的互連路徑，布圖設計程序結束。如果找到任何其它未完成互連的路徑，程序就進到步驟303和再向前進到下一步程序，只在未連接的元件之間進行互連。
重復上述操作的結果，在步驟303可以確定沒有留下未使用的儲備IGL，換句話說，這意味著所有的儲備IGL均已被使用，而不可能增加新的IGL。因此，到那時，停止重復操作步驟。
總之，在本實施例開始的自動互連階段，如其名稱所指出的那樣，為以后需要準備出儲備IGL81。然而，當由于在元件11-14的周圍緊密設置了很多互連路徑而沒有完成用于在元件11和13之間建立連接的互連網104時，就解除它的互連約束，使上述備用的IGL變成正規的IGL。因此，按照本實施例，不需從開始重復整個布圖設計程序。此外，不需要把母片型半導體集成電路改成其上載有很多元件以便于實現再互連的集成電路。換句話說，按照本實施例，可以只設置未完成的互連路徑，而不改變現存的互連路徑。這就顯著地減少了布圖設計時間。雖然和常規布圖設計方法相比，設置儲備IGL81稍微增加了芯片的尺寸，但是如果通過下面將要敘述的方法限制IGL的設備就能夠把增加的芯片尺寸減到最小。
現在解釋設置儲備IGL的另一種方法。如上所述，以前敘述的設置儲備IGL的方法取決于元件之間的IGLs的數量，因而這種儲備IGL的設定方法是在預計在其附近要提供很多互連布線的具體元件附近預先設置儲備IGL。
下面詳細敘述考慮布線擁擠程度的預先設置儲備IGL的一種方法。在圖6(a)中，并排水平地設置3個3端元件(晶體管)111、112和113。把元件113和3個端子(元件電極)b、c、d設置在第1(垂直)IGL28和第2(水平)IGL33-35的交點處。以同樣的方法設置其余元件111和112。然后，把第1(垂直)儲備IGL82和第2(水平)IGL83或者設置在元件111和112之間的區域里或者設置在元件112和113的另一區間里，這些區域里預計將相對于元件112的中端a(見圖6a)發生未完成的互連。根據這種技術，能夠為位于中間的元件112(見圖1c)的中端a提供一個互連路徑，因此可以得到每一條互連路徑。和在元件112周圍設置4條儲備IGL84-87的圖6b的情況相比，這種技術能使芯片增加的尺寸減到最小。
下面參考圖7敘述對圖5所示步驟304的改進。
圖7表示設置解除關于儲備IGL互連約束的優先順序的例子。
如圖7所示，在元件組11-13和元件組14-16之間設置第1(垂直)儲備IGL88-90。在元件13和16的上面是第2(水平)儲備IGL91，因此，把第2(水平)儲備IGL92設置在元件11和14的上面。配置互連網101-106。如果還有互連網107未完成，儲備IGL88的約束比其余的儲備IGL的約束先解除，因為IGL88離元件11和13最近。如此解除互連約束的結果，可能利用儲備IGL88通過互連網107將元件11和13連接起來。
在上述互連約束解除后，程序返回到步驟302。在圖7中，沒有剩下未被設置的互連路徑。如果發現任何的未完成互連的路徑，就解除對第2個最近的儲備IGL89的互連約束。
借助于元件11和13附近的儲備IGL88，能夠產生用于互連元件11和13的互連網107。因此，可能減少互連網107的長度。此外，可以設置又一個用于布線的互連網，以便利用儲備IGL89毫無困難地同時連接幾個未連接上的元件。
上面已經用母片型SIC布圖設計技術的例子說明了第2實施例。第2實施例當然能用于積木塊型SIC的布圖設計。對于積木塊型SIC，基本電路A-J塊的內部預先設計好了圖形(見圖8)。把積木塊A-J布局在一個芯片上，利用通道120進行互連。圖8表示自動產生互連網101-105布線的一種常規技術，其中，在塊B和I之間的互連網104有幾次繞道。結果，塊E和H之間的互連網106沒完成設置。相反，按照本發明，使用較少的IGL(例如，四個IGL)，不過在圖8的例子中使用五個IGL，并且設置第2(水平)儲備IGL93-95。這防止了互連網105過多發生不希望有的折線，因此，能夠有效地利用IGL。在發生互連未完成的情況時，按互連約束的優先次序，采用與第2實施例相同的方法設置儲備IGL93-95。不用修改現存的互連網的布線，就能只設置剩下沒完成設置的互連網。這減少了布圖設置的時間。使儲備的IGL數量減到最小，以便把通道120的寬度保持到最小。從而控制了芯片尺寸的增加。
在第1實施例只提供第1(垂直的)輔助IGL，而在第2實施例中僅提供第1(垂直的)儲備IGL。但是，這不是約束性的。根據條件，可以使用第2(水平)輔助IGL或者第2(水平)儲備IGL，或者共同使用第2輔助IGL和第2儲備IGL。
權利要求
1.一種在半導體元件之間或者在各含有多個形成在半導體基片上的半導體元件的積木塊之間設置互連的半導體集成電路(SIC)布圖設計的方法，包括(1)提供沿所述半導體元件電極或所述積木塊電極之間的第1方向延伸的第1互連網格線(IGLs)，(2)提供沿與所述半導體元件電極或所述積木塊電極之間的所述第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產生互連路徑，以便如此產生的互連路徑在所述第1IGLs上面通過，以及(4)在第2互連層上產生互連路徑，以便如此產生的互連路徑在所述第2IGLs上面通過，所述SIC布圖設計方法包括下述步驟(a)用所述兩個互連層自動地產生互連路徑，以在所述半導體元件或所述積木塊之間建立互連；(b)檢查所述互連路徑產生步驟的結果，以便發現是否還有某些互連路徑未被設定；(c)如果利用所述檢查步驟，在具體的半導體元件或具體的積木塊之間找到有未設定的互連，在位于所述未連接的半導體元件或所述積木塊之間的幾個所述第1IGL之間或者在幾個所述第2IGL之間設置第1輔助IGL或者第2輔助IGL，與已經按所述輔助IGL的提供量成比例的數量把已經互連的半導體元件或者積木塊和已經產生的互連路徑擠在一起；以及(d)借助于所述第1或第2輔助IGL和剩下未用的第1和第2IGL產生互連路徑，在仍未連接上的半導體元件或積木塊之間形成互連。
2.如權利要求1所述的半導體集成電路布圖設計方法，進一步包括在所述互連路徑產生步驟之前自動設置多個半導體元件或者多個積木塊的步驟。
3.如權利要求1所述的半導體集成電路布圖設計方法，其中所述互連路徑產生步驟是產生互連路徑并同時配置多個半導體元件或者積木塊的步驟。
4.如權利要求1、2或3所述的半導體集成電路布圖設計方法，其中，在仍未連接上的半導體元件或者積木塊互連之后，所述半導體集成電路布圖設計方法的程序返回到所述的檢查步驟，只要檢查步驟又發現有未設定的互連路徑，就重復進行輔助IGL設置步驟和所述互連路徑產生步驟，以便在未連接的半導體元件或者未連接的積木塊之間形成互連。
5.如權利要求1、2、3或4所述的半導體集成電路布圖設計方法，其中，所述輔助IGL設置步驟在未連接上的半導體元件或未連接上的積木塊之間設置輔助IGL，而不改變所有的半導體元件的相對布圖設計。
6.一種在半導體元件之間或者在各含有許多形成在半導體基片上的半導體元件的半導體集成電路(SIC)布圖設計的方法，包括(1)提供沿所述半導體元件電極或所述積木塊的電極之間的第1方向延伸的第一互連網格線(IGLs)，(2)提供沿與所述半導體元件電極之間或所述積木塊電極之間的第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產生互連路徑，以便如此產生的互連路徑在所述第1IGLs上面通過，(4)，在第2互連層上產生互連路徑，以便如此產生的路徑在所述第2IGLs上面通過，所述半導體集成電路布圖設計方法包括下述步驟(a)在所述第1IGLs之間設置一個禁止用作互連路徑的第1儲備IGL，同時在所述第2IGLs之間設置一個禁止用作互連路徑的第2儲備IGL，(b)借助于第1和第2IGL自動產生互連路徑，以便在所述半導體元件或所述積木塊之間建立起互連，(c)檢查所述路徑產生步驟的結果，以便發現是否還有某些互連路徑沒被確定，(d)如果通過所述檢查步驟，在規定的半導體元件或者規定的積木塊之間發現有未確定的互連，就借助于所述第1和第2儲備IGL以及剩下未用的第1和第2IGL產生一個互連路徑，以在仍未被連接的所述半導體元件或者所述積木塊之間建立互連。
7.如權利要求6所述的半導體集成電路布圖設計方法，其中所述儲備IGL設置步驟的特征在于所述第1和第2儲備IGL的設置分別取決于插入兩個半導體元件之間或2個積木塊之間的第1IGL的數量和插入在兩個半導體元件之間或兩個積木塊之間的第2IGL的數量。
8.如權利要求7所述的半導體集成電路的布圖設計方法，其中所述儲備IGL設置步驟的特征在于在配置于兩個半導體元件或兩個積木塊之間的特定數量的許多第1IGL的間隔里設置單個第1儲備IGL，在配置于兩個半導體元件或兩個積木塊之間的特定數量的許多第2IGL的間隔里設置單個第2儲備IGL。
9.如權利要求6所述的半導體集成電路布圖設計方法，其中所述儲備IGL設置步驟的特征在于通過評估兩個半導體元件或兩個積木塊之間確定區域的擁擠程度，設置所述第1和第2儲備IGL。
10.如權利要求6所述的半導體集成電路布圖設計方法，其中，對所述第1和第2儲備IGL的每一個預先指定解除互連約束的各自優選順序，按照所述指定的優先級相繼解除所述第1和第2儲備IGL的約束，所述互連路徑產生步驟產生一個關于未連接的半導體元件或者關于未連接的積木塊的互連路徑，以便將解除約束的儲備IGL用作互連。
11.如權利要求10所述的半導體集成電路布圖設計方法，其中，所述優先級根據待連接的半導體元件或積木塊之間和每個儲備IGL相連的距離而確定，以便將最高優先級分配給離所述未連接的半導體元件或所述未連接的積木塊最近的那個儲備IGL。
12.如權利要求10或11所述的一種半導體集成電路的布圖設計方法，其中，所述互連路徑產生步驟通過解除具有最高優先級的第1或第2儲備IGL，首先產生一個互連路徑以互連仍未連接上的半導體元件或者積木塊。如果發現在半導體元件之間或者在積木塊之間還有未設定的互連路徑，則所述互連路徑產生步驟通過解除具有第2最高優先級的第1或第2儲備IGL產生另一個互連路徑以連接上述半導體元件或者積木塊，如果發現還存在未設定的互連路徑，就重復相同的步驟直到不再有未被設定的互連路徑為止。
全文摘要
用第1互連層上的垂直互連網格線和第2互連層的水平互連網格線在半導體元件間產生互連布線。若特定半導體元件的互連路徑沒有布線，就在半導體元件間產生輔助的互連網格線。利用輔助互連網格線和仍未使用的互連網格線建立未設定的互連網格線。該方法不改動已定位的半導體元件的布圖設計，亦不改變已設定的互連路徑。因此，與常規布圖設計技術相比，本發明能大大減少布圖設計的時間并保持芯片尺寸盡可能小。
文檔編號H01L27/118GK1102508SQ94106710
公開日1995年5月10日 申請日期1994年6月20日 優先權日1993年6月21日
發明者田中誠, 大西睦, 光安裕子, 野村尚生 申請人:松下電子工業株式會社