專利名稱：改進了元件隔離結構及布線結構的半導體器件的制作方法
技術領域：
本發明涉及裝在各種電子設備上的存儲器、光電轉換器件、信號處理器件等半導體電路器件，特別涉及金屬布線結構和元件隔離結構得到改進的半導體器件。
過去，半導體器件中的元件隔離結構如圖1A所示。圖中，1是金屬布線，2、3是形成晶體管、電阻、電容、光敏元件等的元件區域，使這些元件相互絕緣的是元件隔離區，即摻雜的Si襯底4和同樣摻雜的Si層5等。元件隔離區4、5的電位由金屬布線1及6來固定。
例如，固定攝象元件的元件隔離區如圖1B所示那樣構成。圖中，4為P型襯底，5′為n+埋層，2為n-外延生長層，5為n+層。所述n-外延層2是光電轉換區，n+埋層5′及n+層5為元件區域。
n-外延層2通過n+埋層5′及n+層5保持正電位。由于n-外延層2與n+層5結合產生的內部電場，在光照射下生成的電子被吸引到n+埋層5′及n+層5，而空穴卻被封閉在它們圍出的象素內不能向鄰接的象素擴散，從而能防止互相干擾。
但是，現有技術還存在著以下需要解決的問題。
①元件隔離區5的阻抗達數+至數百Ω/
。因此，如果電流流入區域5、電位上升的話，元件區域2、3之間的寄生晶體管導通，成為自鎖及功能不穩等的原因。
②由于區域5的阻抗，成了元件區域2、3發生干擾、工作不穩定的原因。
特別是對于固體攝象元件，③因受熱而獲得高能量的空穴向鄰接的區域擴散了。
④元件隔離區也是半導體，所以光一照射，就發生了載流子。
⑤n+硅的元件隔離層的寬度不能上面狹，這就成了縮小象素點的障礙，並成為固體攝象元件的高析像度的障礙。
另一方面，作為高集成化的半導體器件中的金屬布線結構，例如，如圖2A所示，是在硅等半導體襯底51的表面上，形成由氧化硅等構成的層間絕緣膜52，在這個層間絕緣膜52上形成Al、Al-Si等構成的金屬布線層53。
在具有如此結構的金屬布線的半導體器件中，加大各布線的寬度，就使布線的橫截面增大，由此確保了各布線所必要的允許電流量，布線的平面面積就增大了，因而要想不增大元件的尺寸而提高布線的密度，就受到了限制。
因此，為了提高布線密度，提出了圖2B所示的使各布線重疊為多層布線結構的半導體器件。
在這個半導體器件中，兩層金屬布線借助于絕緣膜層疊在一起。
下面簡要說明圖2B所示的半導體器件的制造方法。
首先，在半導體襯底1的一部分表面上形成雙極型晶體管、MOS晶體管、MOS二極管等各種必要的功能元件，之后，用常壓CVD法在半導體襯底51余下的那部分表面上形成由磷硅玻璃(PSG)等構成的第一層間絕緣膜52，其厚度為0.5～1.0微米，然后對該第一層間絕緣膜52進行退火。
接著，在所述第一層間絕緣膜52上涂敷光致抗蝕劑、制作出圖形，形成上述各功能元件引出電極用的開口52a。然后，用濺射法把，例如，Al-Si構成的布線材料淀積在第一層間絕緣膜52的表面上及開口52a內，此后由使用光致抗蝕劑的圖形制作工序形成第一布線層53。
在第一布線層53及第一層間絕緣膜52上用常壓CVD法形成厚度為0.5～1.0微米的，由PSG構成的第二層間絕緣膜。之后，為了使第一布線層與下面敘述的上部布線層連接，在第一布線層53上部的與之相當的那部分第二層間絕緣膜54上由光刻構圖形成開口54a。
用濺射法在第二層間絕緣膜54上及開口54a內淀積上由，例如，Al-Si構成的布線材料。之后，由光刻構圖法形成通過開口54a與第一布線層52相連的第二布線層55。
此后，在第二層間絕緣膜54及第二布線層55之上，用等離子CVD法形成厚0.5～1.0微米的由氮化硅或二氧化硅等構成的鈍化膜56，就能制造出具有圖2B所示的兩層金屬布線結構的半導體器件。
如此構成的多層布線結構的半導體器件能實現比圖2A所示單層布線結構的半導體器件高得多的布線密度。
但是，在上述多層布線結構的半導體器件中，由于下部布線與上部的布線之間設置了層間絕緣膜，隨著疊層數變多，由布線部分形成的表面垂直錯位變大。因此，布線部分相對于半導體襯底的位置遷移、各絕緣層間連接所必須的接觸孔的形狀等就限制了布線結構的設計自由度。這種情況也限制了布線密度的提高，布線密度很難超過某一水平。
此外，在多層布線結構的半導體器件中，由于越往上的材料層，其表面凹凸越大，再使布線層疊而制作圖形的過程中進行掩模對準時，對準誤差就變大，因此布線不能很精確地形成在相對于半導體襯底的規定位置上，布線的可靠性成了問題。
本發明的主要目的是提供一種布線結構優于現有技術的半導體器件。
本發明的另一主要目的是提供一種元件隔離性能優于現有技術的半導體器件。
本發明的又一目的是提供一種半導體器件，這種器件具有的元件隔離結構是在摻雜襯底上形成元件區域，在此區域中形成摻雜了與所述襯底相同雜質的元件隔離區，在所述元件區域的表面及所述襯底的背面形成金屬布線，這種器件的特征是在所述元件隔離區內形成與所述金屬布線相連的、沿垂直方向延伸的鋁淀積層。
本發明的另一目的是提供一種半導體器件，這種半導體器件能降低半導體器件的元件隔離區的阻抗、防止自鎖和干擾等，獲得穩定性。
本發明的再一目的是提供一種具有能以高的位置精度形成布線結構、即使布線平面面積小也能確保允許電流量的半導體器件。
本發明的又一目的是提供一種半導體器件，這種器件的特征是在襯底上形成元件區域的同時在襯底與元件區域之間形成多個摻雜的第一元件隔離區，在所述的元件區域中，形成沿其縱向延伸的作為第二元件隔離層的鋁或以鋁為主要成分的溝道金屬層，該層的一端分別連接在第1元件隔離層的兩端，另一端露出所述元件區域的表面。
此外，本發明的另外的目的是提供一種半導體器件，該器件的特征是在絕緣襯底上形成元件區域，在該元件區域中形成沿縱向延伸出的、成為元件隔離區的鋁或以鋁為主要成分的溝道金屬層，此金屬層一端與所述絕緣襯底接觸，另一端露出所述元件區域的表面。
本發明還有一個目的是提供一種半導體器件，該器件在要形成元件隔離層的溝道內有選擇地淀積鋁或以鋁為主要成分的金屬，構成溝道金屬層，將此金屬層作為元件隔離區，可以消除象素之間的干擾、并且能提高象素的密度。
本發明再一個目的是提供一種半導體器件，該器件由于能使用溝道金屬層作為布線導線，從而能縮小其輪廓。
本發明的另一個目的是提供一個半導體器件，該器件的特征是設置了為在具有至少兩個功能元件的半導體基體內連接所述至少兩個功能元件的金屬布線層。
下面結合
本發明。
圖1A、1B、2A、2B為說明現有技術的半導體器件的結構圖。
圖3為表示本發明第一實施例的半導體器件主要部件的結構圖。
圖4為表示本發明的第二實施例的半導體器件主要部件的結構圖。
圖5為適用于本發明的半導體器件主要部件的結構圖。
圖6A為適用于本發明的半導體器件主要部件的結構圖，圖6B為該裝置的電路圖。
圖7A～D為表示適用于本發明的半導體器件的制造方法的制造工藝流程圖。
圖8為表示本發明第3實施例的半導體器件主要部件的結構圖。
圖9為表示本發明第4實施例的半導體器件主要部件的結構圖。
圖10A、10B為說明根據本發明的邏輯電路的示意圖。
圖11為表示根據本發明的邏輯電路的頂面圖。
圖12為示意以施加正電位為目的的布線結構的示意剖面圖。
圖13為示意以施加負電位為目的的布線結構的示意剖面圖。
圖14為說明本發明的半導體器件中多層布線結構的實施例的示意剖面圖。
圖15A～15C是說明圖14的布線結構制造方法的示意圖。
圖16、17為示意一個成膜裝置的例子的示意圖，該裝置用于實施適于形成根據本發明的半導體裝置中布線層的成膜方法。
圖18為圖16、17所示裝置的平面結構簡圖。
圖19為補充圖18中基體按箭頭移動順序的結構簡圖。
圖20A至20D是說明適合于形成根據本發明的半導體器件中布線層的成膜方法所用的示意圖。
本發明的一個適合的實施形式是在元件隔離區中設置由金屬形成的縱長的埋區。
對于為半導體基體一部分的規定區域與金屬的縱長的埋區電連接的情況，采取下述實施形式。
例如，對于金屬僅在溝道底部與規定區域電連接的情況，可以用絕緣膜將側壁全部覆蓋起來。而對于金屬與溝道的側壁及底面的一部分等絕緣的結構，僅用絕緣膜蓋住該一部分。
實施例1圖3是表示本發明的實施例1特征的最佳圖。圖中，1為用后述的Al-CVD法在元件隔離區5中沿縱向形成的元件隔離布線，2為第1元件區域，3為第2元件區域，4為摻雜Si襯底，5是摻雜類型與襯底相同的元件隔離區。
如圖所示，由于使元件隔離布線1沿縱向深入淀積，其縱橫尺寸比為1.0以上，2.0以上較好，最好是3.0以上，所以能不導致芯片面積增大、且能降低元件區域5的阻抗。由于使阻抗降低，所以能取得如下效果①防止自鎖②對于元件間相互干擾引起的功能下降有改進(減少干擾)。
下面，說明具有上述結構的元件隔離結構的半導體器件的制造方法。
1)在一種導電類型的半導體襯底，例如，P型Si襯底4上用外延生長法形成導電類型與襯底4相反的摻雜n型外延層2、3。
2)然后，通過熱氧化在所述外延層2、3的表面上形成0.5～1.0微米厚的氧化膜，之后，借助于成形工藝以所述氧化膜為掩模在元件隔離區5內離子注入與外延層2、3導電類型相反的雜質(例如P型)，該擴散層一直達到下面的半導體襯底4。
3)接著，除去外延層2、3表面的氧化膜，再形成厚100～1000埃的氧化膜。此后，通過光致抗蝕劑圖形在所述元件隔離區5內形成孔，以光致抗蝕劑作為掩模分兩步腐蝕氧化膜和外延層的Si，形成一溝道。溝的深度要到達下面的半導體襯底4。腐蝕結束后，除去光致抗蝕劑。
4)最后，按后述的Al-CVD法，用DMAH和氫把基體的表面溫度保持在270℃，在外延層2、3內設置的溝中埋入Al。埋入溝內的材料不僅限于Al，用前述的Al-Si、Al-Ti等作為金屬材料均可。
實施例2圖4為表示實施例2特征的最佳圖面。圖中，1為縱橫比大的埋入式元件隔離布線，2為第1元件區域，3為第2元件區域，4為摻雜Si襯底，5為與襯底4摻雜類型相同的元件隔離區，6為背面金屬布線。
元件隔離區5的電位若由元件隔離布線1和背面金屬布線6固定，則芯片正面不需要布線，從而減少了芯片的面積。
下面說明具有上述元件隔離結構的半導體器件的制造方法。
工藝過程的1)和2)步與前述實施例1一樣，故略去說明。
3)然后，通過熱氧化在半導體襯底4的背面形成氧化膜，用光致抗蝕劑形成的圖形只在所述元件隔離區5下方的半導體襯底4的背面開孔。
此后，以光致抗蝕劑為掩模從半導體襯底4的背面腐蝕氧化膜、接著腐蝕半導體襯底4，在半導體襯底4的背面開設溝道。該溝的深度貫穿半導體襯底4，一直達到所述作元件隔離用的擴散層5。
4)接下來，按Al-CVD法，和實施例1一樣有選擇地只把鋁淀積在溝道部分，將鋁埋入溝內。之后，由無選擇模式的濺射法在半導體襯底4的背面全面形成鋁膜。
最后，使背面的鋁形成圖形，形成了背面金屬布線。
實施例3下面，用圖5和圖6說明在元件區域2或3內形成的半導體功能元件。該功能元件的特征是用Al-CVD法，把為了將MOS晶體管的反向柵極(back gate)(n-MOS的P型阱10和P MOS的n-外延或n型阱11)固定在任意的電位上所需要的縱橫比大的元件布線12沿縱向形成在P型阱10和n-外延或n型阱11中。
實施例4圖6a為另一個半導體功能元件的剖面結構圖，圖6b為該元件的電路圖。該元件的特征是在MOS晶體管的反向柵極的P型阱10和n-外延或n型阱與源區(或漏區)同電位時，為使反向柵極的電阻降低，用上述Al-CVD法在源區(或漏區)13中形成元件隔離布線12。
現有技術的MOS晶體管中，反向柵極的電阻成分成為自鎖和功能降低等的原因，此外，由于為了減少這一問題而增大元件區域和布線區域等，就導致了元件截面積的增大。
與此相反，如圖5及圖6a所示，由于上述元件用Al-CVD法使元件布線12沿縱向深入淀積，所以用較小的布線面積，使反向柵極的電阻成分降低，因而能改善過去成為問題的自鎖及功能下降等問題。特別是在圖6所示的邏輯電路(例如倒相器)中，在電源與源(或漏)等電位時的區域，可以像圖示那樣進行布線，由于用較少的布線面積就可以，故而改善了現有技術中的問題。
接下來，參照圖7a～d說明圖5所示元件的制造方法。
首先，用公知的C-MOS制造技術把器件加工到形成接觸孔之前的狀態(圖7a)接著用使用光致抗蝕劑的光刻法在n-MOS的P型阱部分10、P-MOS的n-外延層或n型阱部分11上形成與應形成0.8微米見方的開孔相對應的光致抗蝕劑圖象(圖7b)。
然后，使用CHF3-C2F5系列的干腐蝕形成使層間絕緣層20和場氧化膜21穿通的開孔22。之后，在不去除光致抗蝕劑的情況下用CL2-CBrF3系列的干腐蝕垂直向下把硅襯底腐蝕去約1微米(圖7C)。
此后，按Al-CVD法，像實施例1那樣把鋁12一直埋入到層間絕緣膜上。總的埋入量總計為2.5微米，其中硅襯底溝道為1微米，場氧化膜21為8000埃，層間絕緣層20為7000埃(圖7d)。
最后，用公知技術形成接觸孔、鋁布線等，就完成了樣品。
圖6所示的實施例的制作可以和制造圖5所示器件用同樣的步驟。不同之處就在于開孔所在位置為MOS晶體管的源(或漏)，形成開孔時不穿通層間絕緣層-場氧化膜，只穿通層間絕緣層-柵極氧化膜。
所以上述的元件具有根據本發明的元件隔離結構，能很好的隔離。
如上所述，由于用Al-CVD法使鋁沿縱向淀積在元件隔離區內，和不用這種隔離區而又取得同樣效果的情況相比，能減少芯片的面積和Al布線部分，結果降低了制造成本。
實施例5圖8是表示本實施例特征的最佳圖。4是P型襯底，5′為n+埋層，2為n-外延層，1為由CVD法形成的溝道金屬層。所述溝道金屬層1的一端露出在所述n-外延層2的表面上，另一端與所述n+埋層相接。
n-外延層2是光電轉換區(元件區域或稱活性區)，n+埋層5′和溝道金屬層1是元件隔離區。此外，溝道金屬層1也是金屬布線。
n-外延層2保持在通過n+埋層5′和溝道金屬層1的正電位上。
在上述結構中，光照射生成的電子主要由n+埋層5′與n-外延層2的結形成的內部電場吸引到n+埋層5′。空穴被內部電場封閉在象素內。
要向鄰接的象素擴散的空穴全部被溝道金屬層1吸收了，所以能夠消除象素間的干擾。
元件隔離區1是用腐蝕法形成溝道，再用所述選擇CVD法把鋁或以鋁為主要成分的金屬淀積到溝內而形成的，因而能把元件隔離區的寬度縮小得比現有技術的小，並可使象素高密度化。
此外，由于溝道金屬層1為低電阻，也可用作布線導線，因此能夠使元件輪廓縮小。
下面，說明具有上述元件隔離結構的半導體器件的制造方法。
1).在一種導電類型的半導體襯底，例如P型Si襯底4的一部分上形成淺而寬的溝。通過使用掩模的外延生長在此溝內形成摻有與襯底4導電類型相反的雜質的n+埋層5′。
2).在形成n+埋層5′的襯底4上外延生長形成將成為光電轉換區的n-外延層2。
3).然后，通過熱氧化在上述n-外延層2的表面上形成厚0.5～1.0微米的氧化膜，之后，在所述n+埋層5′的兩端借助于光致抗蝕劑圖形在上述n-外延層2內開孔，以光致抗蝕劑作為掩模腐蝕形成溝道。此時溝道的深度達到下部的n+埋層5′。腐蝕結束后，除去光致抗蝕劑。
4).接下來，作為選擇CVD法，用DMAH和氫把襯底表面溫度保持在270℃，把鋁埋入設在n-外延層2內的溝道中。這里，埋入溝道內的材料不僅限于鋁，用前面所述的Al-Si、Al-Ti作為金屬材料也行。
實施例6圖9是把本發明用于具有絕緣襯底的半導體器件的例子。1是溝道金屬層，4′為絕緣襯底，2為半導體層。
所述半導體層2是光電轉換區，溝道金屬層1是元件隔離區，也是布線導線。由于有溝道金屬層1，就可能得到無干擾、高密度的半導體器件。
下面說明具有上述元件隔離結構的半導體器件的制造方法。
1).在由蘭寶石構成的絕緣襯底4′上通過外延生長形成將成為光電轉換區域(元件區域)的半導體層2。
2).由熱氧化在所述半導體層2的表面上形成厚0.5～1.0微米的氧化膜，之后，借助于光致抗蝕劑圖形在所述半導體層2內開孔，以光致抗蝕劑作為掩模進行腐蝕、形成溝道。這時，溝道的深度要達到下部的絕緣襯底4′。腐蝕結束后除去光致抗蝕劑。
3).作為選擇CVD法，用DMAH和氫把襯底表面溫度保持在270℃，在半導體層2內的溝道中埋入鋁。這里所用的埋入材料不限于鋁，上述Al-Si、Al-Ti等作金屬材料也行。
如上所述，用溝道金屬層作為元件隔離區，所以能得到象素間無干擾、象素密度高、芯片尺寸縮小的半導體器件。
本發明的其它適合的實施例是將連接多個元件的金屬布線的一部分形成在設置于半導體基體上的溝道內，而不是形成在半導體基體上的絕緣膜上。
實施例7圖10A是表示由CMOS構成的部分邏輯電路的電路圖，圖10B是表示其外部輪廓的模型圖。
電源線VCC及地線GND是各單元共用設置的。這些導線是為降低阻抗、避免誤動作、避免因遷移引起的可靠性下降所特別要求的。因此，若用埋入布線作這些導線，則可謀求增加功能、減少占有面積降低垂直錯位等物理性能的改善。
同樣，本發明的埋入布線用于傳輸時鐘信號的時鐘線路也是有效的。這時，在按下述方法于半導體基體上形成溝成布線的溝道后，把溝的內表面全部覆蓋上絕緣層。然后把半導體材料或導電材料淀積到此溝內，形成金屬選擇淀積的基礎。此后把金屬埋入溝內，形成本實施例的半導體裝置。
圖11是較詳細說明圖10B的模型圖。63是與圖6的CMOS同樣的倒相器。
此處，導線VCC和GND中每一根都是與兩個MOSFET的源區及阱區相連的埋層布線，成為兩相鄰的單元61、63共用的導線。
a為倒相器的輸入端，是多晶硅柵電極，out是倒相器的輸出端，是漏極的引線。本例與現有技術不同，電源線VCC及地線GND均是柵極a更下一層的布線。
在本實施例的半導體器件中，由于金屬布線層設置在基體內部，盡管金屬布線層的平面面積不大，由于其深度加大，所以能保證規定的允許電流。同時因為能把器件表面的凹凸限制在最小范圍內，所以布線層相對于基體沒有移動，能使布線層的形成位置的精確度得到提高。
實施例8圖12和圖13都是表示本發明半導體器件中布線結構的特征部分的圖。其中，圖12示出了像電源線那樣以加正電壓為目的而構成的布線結構，圖13示出了像電源線那樣以加負電壓為目的而構成的布線結構。這兩種布線結構除了因與外加電壓有關而形成各構成部分的材料種類不同外，在根據本發明的技術思想而構成的點上都是本發明的實施例。因此，說明了前者的構成及其制造方法后，再就與前者的不同點來說明后者的構成及制造方法。
圖12中，710為基體，例如，是由硅等構成的P-型半導體襯底。該襯底710的表面上通過腐蝕等常規方法形成溝711，在除了溝711的底面的內表面以及襯底710的表面上用熱氧化法或CVD法連續形成由二氧化硅等構成的絕緣層712。從上述溝711的底面向襯底710的內部熱擴散形成n+型擴散層713，該擴散層是導電類型與形成襯底710的硅等不同的摻雜半導體區域。
在這樣形成的溝711的內部設置由鋁等金屬構成的金屬布線層714。該金屬布線層714用偏壓濺射法(bias sputtering)等常規方法形成即可，也能用后述的Al-CVD法形成。該Al-CVD法不在由二氧化碳形成的絕緣層712上形成Al等金屬膜，而是將金屬膜形成在由硅構成的襯底710上，即是能有選擇地只把Al等金屬膜形成在溝711的底面上的再現性很好的成膜方法。
這樣形成的布線膜連續在至少兩個功能元件，或必要時連續在三個以上的功能元件的規定的電極端子之間，構成電路。例如，適合于用作兩個MOSFET的源、漏之間和雙極晶體管的集電極之間的連線，或用作MOSFET和雙極晶體管等與擴散電阻之間、MOSFET和雙極晶體管等與電容元件之間的連續布線。
下面說明如此構成的布線結構的制造方法的一個例子。
首先，如圖12所示，準備P-型硅襯底710作為半導體基體。
接下來用光致抗蝕劑在襯底710表面形成圖形，之后，進行腐蝕形成構成布線層用的溝711。
然后，用熱氧化法或CVD法在襯底710的表面及溝711的內表面形成厚0.5～1.0微米的絕緣層712。
接著，除了溝711的底面外，用光致抗蝕劑在襯底710的所有表面上形成圖形，之后，用RIE(活性離子腐蝕)等各向異性腐蝕除去形成在溝711底面上的氧化層，露出襯底710的那部分硅。
此后，用離子注入法或熱擴散法在溝711底部露出的那部分硅上形成n+型擴散層713，此擴散層摻雜擴散類型與襯底710的相反。
然后，用濺射等常規的成膜方法或Al-CVD法在n+型擴散層713上形成由Al等構成的金屬布線層714。該金屬布線層714的上表面與溝711周圍的襯底710表面上形成的絕緣層712的上表面形成一個平面，這是實現半導體器件表面平坦化所希望的。在這樣的金屬布線層714中由于在溝711的內表面形成作為絕緣膜的絕緣層712以及在溝711的底面形成作為P-N隔離層的n+型擴散層713，所以與P-型硅襯底710電絕緣，因此，不會發生從該金屬布線層714向襯底710的漏電。
若用選擇Al-CVD法，像前述那樣把Al膜有選擇地淀積在由硅構成的n+型擴散層713上，而不淀積在由二氧化硅構成的絕緣層712上。因此，使用這種Al-CVD法，有不必象使用濺射等常規成膜方法時必須進行用光致抗蝕劑形成圖形等步驟的優點。此外，上述溝711的深度比寬度要長，盡管寬度很小，也能從溝711的底面上有效地形成優質的鋁膜。因此，能適用于縱橫比為1.0以上的微細結構，縱橫比在1.5以上也沒有問題，在2.0上也可適用。由于容易在深溝711內部形成優質的鋁膜，即使不增大金屬布線層714的寬度，靠增大其深度也能夠容易地加大金屬布線層714的允許電流量。
下面，說明圖13所示的布線構造。在圖13中，與圖12結構相同的部分使用相同的符號，因此省略了說明。
圖13中，720是作為基體的，例如，由硅構成的n-型半導體襯底。在襯底720的表面上用腐蝕等常規方法形成溝711，把溝711的內表面(除去其底面)和襯底720的表面用熱氧化法或CVD法等連續形成由二氧化硅等構成的絕緣膜層712。從溝711的底面向襯底720內部摻雜、熱擴散形成作為半導體區域的p+型擴散層721，其摻雜類型與形成襯底的半導體材料的導電類型相反。
在此溝711內設置由例如，鋁等金屬構成的金屬布線層714。如此形成的金屬布線層714由于有在溝711內表面形成作為絕緣膜的絕緣層712和在溝711底面形成的起P-N隔離層作用的P+型擴散層721，而與n-型硅襯底720電絕緣。因此，幾乎不發生從金屬布線層714向襯底720的漏電。
本發明如此構成的布線結構能夠用于所有的功能元件，即場效應晶體管，雙極晶體管、擴散電阻等。
圖14為本發明的布線結構的一個例子。它是表示兩層金屬布線結構的模型剖面圖。
圖14中，730為由，例如，硅構成的n-型半導體襯底。用腐蝕等常規方法在襯底730的表面上形成溝731，除了溝731內的底面以外，在溝731的其余內表面和襯底730的表面上用熱氧化或CVD法等連續地形成由二氧化硅等構成的氧化膜層732。從所述溝731的底面向襯底730內部摻雜、熱擴散形成導電類型與形成襯底730的半導體相反的P+型熱擴散層733。
用選擇Al-CVD法在溝731的內部形成。例如，由Al等形成的第1金屬布線層734。其上表面與襯底730的表面成一平面。
此外，在上述氧化膜層732的一部分上形成半導體元件引出電極用的開孔735，此開孔一直通到襯底730的表面。
在該開孔735的內部、第1金屬布線層734上部的溝731內以及氧化膜層732的表面上形成由Al等金屬構成的第2金屬布線層736。在第2金屬布線層736和氧化膜層732上形成，例如，由氮化硅等構成的鈍化膜737。
下面，參考圖15A～15C說明具有圖14所示布線結構的半導體器件的制造方法。
首先，如圖15A所示，準備n-型硅襯底730作為半導體襯底。
接下來，在用光致抗蝕劑在襯底730的表面上形成圖形后，通過進行腐蝕，形成用于形成第一金屬布線層用的溝731。
然后，用熱氧化法在襯底730的表面及溝731的內表面上形成厚0.5～1.0微米的氧化膜層732。
接著，在襯底730除了溝731底面之外的全部表面上涂覆光致抗蝕劑，再用RIE(活性離子腐蝕)的各向異性腐蝕除去溝731底面上形成的氧化膜層，露出襯底730那部分硅。
此后，在溝731底面處露出的那部分硅上用離子注入法摻雜、擴散導電類型與襯底730相反的B(硼)而形成P+型擴散層733。
由選擇Al-CVD法在P+型擴散層733上形成由鋁等構成的第一金屬布線層734。該第一金屬布線層734的上表面與溝731周圍的襯底730上表面齊平。該第一金屬布線層734通過形成在溝731內表面上的作為絕緣膜的氧化膜層732和形成在溝731底部、起p-n結作用的P+型擴散層733，與n-型Si襯底電絕緣。因此，可確信幾乎沒有電流從第一金屬布線層734漏向襯底730。
在此之后，用光致抗蝕劑在氧化膜層732的表面上形成圖形，再用腐蝕法在氧化膜層732的一部分上形成通到襯底730表面的引出半導體電極用的開孔735(圖15B)。
然后，按Al-CVD法，用DMAH和氫把基體表面溫度保持在270℃，在開孔735的內部及第一金屬布線層734上部的溝731內淀積形成由Al構成的第二金屬布線層。該第二金屬布線層的下層736a的上表面與氧化膜層732的上表面成一平面。接著，在第二金屬布線層下層736a的各上表面及氧化膜層732表面上的規定位置，用濺射法形成由鋁構成的第二金屬布線層上層736b(圖15C)。
再用等離子體CVD法在第二金屬布線層736及氧化膜層732上形成厚0.5～1.0微米的由氮化硅構成的鈍化膜737，就獲得了具備圖14所示兩層金屬布線結構的半導體器件。
在如此構成的半導體器件中，由于有作為溝731內表面絕緣膜的氧化膜層732及溝731的底面處起Pn隔離層作用的P+型擴散層733，設在n-型襯底730內的第一金屬布線層734與n-型硅襯底730電絕緣，從第一金屬布線層730幾乎不產生向襯底730的漏電流。在第一金屬布線層734上，即使不增大平面面積，但通過加大深度亦能保證所需要的允許電流量。此外，由于能把半導體器件表面上的凹凸制在最小的限度，所以第一金屬布線層734對于襯底730沒有相對移動，能夠提高第一金屬布線層734的位置形成精度，同時還能在所限定的元件厚度范圍內增加多層布線的疊層數。因為在第一金屬布線層和第二金屬布線層之間不需要層間絕緣膜，在設置第三金屬布線層以后的各布線層時，可減少表面的垂直錯位，從而可提高第三層以后的布線層的可靠性。
如上所述，根據本發明，即使布線的平面面積很小，也能保證必要的允許電流量，而且能獲得高位置精確度的布線構造。
適用于本發明的成膜方法是使用烷基鋁的氫化物(alkyl aluminium hydride)的氣體和氫氣，通過表面反應在施主(貢獻電子)型基體上形成淀積膜(即稱為Al-CVD法)。
用一甲基鋁的氫化物(monomethyl aluminium hydride)或二甲基鋁的氫化物(dimethyl aluminium hydride)作為原料，用氫氣作為反應條件，用這樣的混合氣體加熱基體表面，即可得到優質的淀積鋁膜。在淀積鋁時，通過直接加熱或間接加熱把基體的表面溫度保持在烷基鋁的氫化物的分解溫度以上、450℃以下是令人滿意的，保持在260℃以上，440℃以下更為理想。
盡量使基體在上述溫度范圍加熱的方法有直接加熱法和間接加熱法，不過，用直接加熱法把基體保持在上述溫度，能以高的淀積速度形成優質的鋁膜。例如，形成鋁膜時把基體表面溫度保持在較理想的260℃～440℃的溫度范圍內時，能夠以比電阻加熱時的300埃～5000埃/分還要高的淀積速度得到優質的膜。作為這種直接加熱方法(由加熱裝置把能量直接傳遞給基體而基體自身加熱)，例如，可舉出用鹵素燈、氙燈等燈的加熱法。此外，作為間接加熱法有電阻加熱，能用設置在為支撐要形成淀積膜的基體而配置在形成淀積膜用的空間中的基體支持部件上的發熱體進行加熱。
用這種方法，若把CVD法用在施主性表面與非施主(不貢獻電子)性表面共存的基體上，就能只在那部分施主性基體表面上選擇性良好地形成Al的單晶。這種Al單晶是作為電極/布線材料所需要的所有特性均優越的材料。即，能達到降低小丘的發生率和合金尖端的發生率。
可以認為其原因是，在由作為施主性表面的半導體和導體等構成的表面上能有選擇地形成優質的鋁，而且鋁的結晶性能優越，所以幾乎看不到或極少有基于與作為基礎的硅等的共晶反應形成的合金尖峰。而且，采用這樣的鋁作半導體器件的電極，超過了以往能想到的鋁電極的概念，能得到現有技術中意想不到的效果。
上面說明了在施主性表面，例如形成在絕緣膜上的半導體基體表面所露出的開孔內淀積的鋁成為單晶結構的情況。不過如果用Al-CVD法，也能有選擇地淀積下述那些以Al為主要成分的金屬膜，這種膜的質量也表現出優越的特性。
例如，烷基鋁的氫化物的氣體和氫再加上下列氣體進行適當混合作為混合氣體的環境氣體，有選擇地淀積Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu等導電材料也可以形成電極。上述所加的氣體為SiH4、Si2H6、Si3H8、Si(CH3)4、SiCl4、SiH2Cl2、SiHCl3等含硅原子的氣體，TiCl4、TiBr4、Ti(CH3)4等含鈦原子的氣體，Cu(C5H7O2)、Cu(C11H19O2)2、Cu(C5HF6O2)2等含銅原子的氣體。
此外，由于上述Al-CVD方法即是有選擇性的優越的成膜方法又能使淀積膜的表面性能良好，所以以后的淀積工藝中用非選擇性成膜方法，通過在上述選擇淀積得到的鋁膜及作為絕緣膜的SiO2等上也形成Al或以Al為主要成分的金屬膜，就可以得到通用性高的作為半導體器件布線用的金屬膜。
這種金屬膜具體舉例如下選擇淀積的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu和非選擇性淀積的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu的組合。
非選擇性淀積用的成膜方法，有上述Al-CVD法以外的CVD法和濺射法等。
下面，說明適于形成本發明的電極的成膜裝置。
圖16-圖18示出適用上述成膜方法的典型的金屬膜連續形成裝置。
該金屬膜連續形成裝置，如圖16所示，由裝料閘門(load lock)室311、作為第一成膜室的CVD反應室312、Rf腐蝕室313、作為第二成膜室的濺射室314和裝料閘門室315構成，這些室可以在由閘式閥310a～310f相互與外部氣氛隔斷時互相連通地連接，各室可以通過各自的排氣系統316a～316e抽氣減壓。這里，所述裝料閘門室311是為了提高通過量性能，在把淀積前的襯底氣氛排出后換入氫氣氣氛所用的室。CVD反應室312是在常壓或減壓情況下在襯底上用上述Al-CVD法進行選擇性淀積的室，其結構為內部設置有具有可以把待成膜的基體表面至少在200℃～450℃范圍內加熱的發熱部件317的基體支架318，同時由CVD用原料氣體導管319把原料氣體導入室內(這些原料氣體有由氫氣經過鼓泡瓶319-1鼓泡氣化的烷基鋁的氫化物等)，氣體導管319′把反應氣體氫氣導入室內。下面的Rf腐蝕室313是在Ar氣氛中在選擇性淀積后的基體表面上形成圖形(腐蝕)的室，其內部設有可以把基體至少在100℃-250℃范圍內加熱的基體支架320和Rf腐蝕用電極321，同時還連接有Ar氣供給導管322。后面的濺射室314是在氬氣氛中用濺射法在基體表面非選擇性地淀積金屬膜的室，其內部設有至少在200℃～250℃范圍內加熱的基體支架323和安裝濺射靶材324a用的靶電極324，同時還連接有氬氣供給導管325。最后的裝料閘門室315是把金屬膜淀積結束后的基體取到外部空氣中之前的調整室，其構成是用氮氣替換反應氣氛氣體。
圖17表示適用上述成膜方法的金屬膜連續形成裝置的又一構成例子。與圖16相同的部分均用相同的符號。圖17的裝置與圖16裝置的不同在于設置了作為直接加熱裝置的鹵素燈330，能直接加熱基體表面，因此，設置了卡子331，用于把基體保持在懸浮于基體支架312上的狀態。
上述結構的金屬膜連續形成裝置的實際形式如圖18所示。將輸運室326作為中繼室，這與前面所述的裝料閘門室311、CVD反應室312、Rf腐蝕室313、濺射室314、裝料閘門室315相互連接的構造實質上等價。按這樣的結構，裝料閘門室311兼作裝料閘門室315用。所述輸運室326中，如圖所示，設有作為可在順時針、逆時針方向轉動，且可在BB方向上伸縮的輸運裝置的臂327，如圖19中箭頭所示那樣，通過移動該臂327，可以使基體沿工藝過程的步驟順序地從裝料閘門室311連續移動到CVD室312、Rf腐蝕室313、濺射室314、裝料閘門室315，而不暴露在大氣中。
用這樣的結構直接加熱基體表面，由此能如前所述那樣把淀積速度更提高一步。
下面說明形成根據本發明的電極及布線的成膜步驟。
圖20為說明形成根據本發明的電極及布線的成膜步驟的示意斜視圖。
首先作概要的說明。準備在絕緣膜上已形成開孔的半導體基體，將基體放入成膜室，將其表面保持在260℃～450℃，根據用烷基鋁的氫化物的DMAH氣體和氫氣的混合氣體的熱CVD法，在開孔內露出的那部分半導體上有選擇地淀積Al。當然，像前述那樣導入含Si原子的氣體有選擇地淀積Al-Si等以Al為主要成分的金屬膜也行。接著用濺射法在有選擇地淀積的Al以及在絕緣膜上非選擇性地形成Al或以Al為主要成分的金屬膜。其后，在非選擇地淀積形成的金屬膜上構圖成形出所需要的布線形狀，就能形成電極及布線。
下面，參照圖17和圖20作具體的說明。首先準備基體。作為基體，就是準備在，例如，單晶硅晶片上形成設置有各種孔徑的開孔的絕緣層。
圖20A是表示該基體一部分的示意圖。其中，401為作為導電性基體的單晶硅基體，402是作為絕緣膜的熱氧化硅膜。403及404是開孔(露出部分)，其孔徑各不相同。410露出Si的襯底部。
在基體上形成作為第一布線層的電極的Al成膜過程，若根據圖17是如下的情況。
首先，將上述基體放入裝料閘門室311，如前所述那樣把氫氣導入室311中作為氫氣氣氛。此后，用排氣系統316b將反應室312抽真空達約1×10-8乇。即使反應室312內的真空度比1×10-8乇差一點，Al也可以成膜。
因此，從氣體導管319供給經過鼓泡的DMAH氣體。DMAH導管中的攜帶氣體是氫氣。
第2氣體導管319′是供反應氣體氫用的，氫氣從此第2氣體導管319′流過，調整圖中未示出的慢泄漏閥的開關程度，把反應室312內的壓力調整到規定的值。這時的典型壓力約為1.5乇即可。經DMAH導管把DMAH導入反應管內。總壓力約為1.5乇，DMAH的分壓約為5.0×10-3。之后對鹵素燈通電，直接加入晶片。象這樣有選擇地淀積鋁。
經過規定的淀積時間后停止供給DMAH。這一過程中淀積得到的Al膜的預定淀積時間是要使Si(單晶硅襯底401)上的Al膜厚度達到與SiO2(熱氧化膜402)的膜厚度相等的時間，這可以根據實驗預先求出。
由這時的直接加熱把基體表面溫度控制在270℃。按到此為止的步驟，如圖20B所示，在開孔內及溝內有選擇地淀積了Al膜405。
以上稱為在接觸孔內形成電極的第一成膜工藝步驟。
上述步驟之后，由排氣系統316b將CVD反應室抽真空到5×10-3乇以下的真空度。同時，把Rf腐蝕室313抽真空到5×10-6乇以下。在確認上述兩室已達到上述真空度后，打開閘門閥310C，用輸運裝置把基體從CVD反應室移送到Rf腐蝕室，關閉閘門閥310C。將基體輸送入Rf腐蝕室313，由排氣系統316C將Rf腐蝕室313抽真空達到10-6乇或更低的真空度。此后，通過供給Rf腐蝕用氬的導管322供給氬，把Rf腐蝕室的氬氣氛保持在10-1～10-3乇。將Rf腐蝕用基體支架320保持在200℃，在60秒左右的時間內向Rf腐蝕用電極321供給100W的Rf電功率，使Rf腐蝕室313內產生氬放電。如此，由氬離子腐蝕基體表面，能除去不需要CVD淀積層的表面層。這時的腐蝕深度與氧化物相當約為100埃。這里，CVD淀積膜的表面腐蝕是在Rf腐蝕室中進行的，由于在真空中輸運的基體上的CVD膜表面層不含有大氣中的氧，因此，即使不進行Rf腐蝕也行。這時，Rf腐蝕室313在CVD反應室312和濺射室314的溫差較大時，起到在短時間內進行溫度變化的溫度變更室的作用。
在Rf腐蝕室313中，Rf腐蝕結束后，停止輸入氬，抽出Rf腐蝕室313內的氬氣，將Rf腐蝕室313抽真空至5×10-6乇，並且在把濺射室314抽真空到5×10-6乇以下后，打開閘門閥310d。此后，用輸運裝置將基體從Rf腐蝕室313移動到濺射室314，關閉閘門閥310d。
把基體輸運到濺射室314之后，使濺射室314成為與Rf腐蝕室313同樣的10-1～10-3乇的氬氣氣氛，將承載基體的基體支架323的溫度設定在200～250℃。然后在5～10KW的直流電功率下進行氬放電，用氬離子轟擊Al-Si(Si為5%)等靶材，以10000埃/分的淀積速度在基體上淀積Al或Al-Si等金屬，進行成膜工藝。該步驟為非選擇性淀積工藝步驟。稱之為形成與電極相連接的布線的第2成膜工藝步驟。
在基體上形成了5000埃厚的金屬膜后，停止供給氬氣及施加直流電功率。將裝料閘門室311抽真空到5×10-3乇以下，打開閘門閥310e，使基體移動。關閉閘門閥310e后，向裝料閘門室311內供入氧氣達到一個大氣壓，再打開閘門閥310f，將基體取出。
根據以上的第2鋁膜淀積步驟，能夠如圖20c所示在SiO2膜402上形成鋁膜406。
而且，如圖20D那樣在該鋁膜406上光刻成形、就能得到所需形狀的布線。
實施例下面，根據實驗結果，說明上述Al-CVD法的出色效果，以及由此法淀積在開孔內的鋁是怎樣優質的膜。
首先，在作為基體的n型單晶硅晶片表面熱氧化形成8000埃的SiO2，用光刻成形準備出多個0.25微米×0.25微米～100微米×100微米見方的各種尺寸的開孔，露出下面的Si單晶。(樣品1-1)根據條件如下的Al-CVD法在這些開孔中形成Al膜。在以DMAH為原料氣體，氫氣為反應氣體，總壓力為1.5乇，DMAH分壓力為5.0×10-3乇的共同條件下，調整通過鹵素燈的電功率，直接加熱，將基體表面溫度設定在200～490℃的范圍內，進行成膜。
其結果示于表1。
從表1可以看出，直接加熱基體表面溫度在260℃以上時，Al以3000～5000埃分這樣的高淀積速度有選擇地淀積在開孔內。
看一看基體表面溫度在260℃～440℃的范圍內時開孔內的Al膜特性，可以清楚地看到，鋁膜的特性良好。含碳率為零，電阻率為2.8～3.4微歐厘米，反射率為90～95%，1微米以上的小丘密度為0～10個/平方厘米，幾乎沒有尖峰出現(0.15微米結的破壞概率)。
與此相對，當基體表面溫度在200℃～250℃范圍內時，膜質從現有技術的觀點來看是相當不錯的，但和260℃～440℃的情況相比則差了很多。而且淀積速度只能達到1000～1500埃/分，不能說已達到很高。
此外，基體表面若到了450℃以上，則反射率下降到60%，1微米以上的小丘密度達到每平方厘米10～104，合金尖峰的發生達到0～30%，開孔內的Al膜特性降低了。
下面，說明為什么上述方法能適用于稱為接觸孔或通孔的開孔。
由下述材料構成的接觸孔/通孔結構是能得到令人滿意的使用的。
在上述樣品1-1中與在形成Al膜時相同的條件下在按下述步驟形成的基體(樣品)上形成鋁膜。
在用作第一基體表面材料的單晶硅之上用CVD法形成作為第2基體表面材料的氧化膜，由光刻法進行圖形成形，露出部分單晶硅表面。
這時熱氧化SiO2膜的膜厚為8000埃，露出單晶硅的部分，即開口的大小為0.25微米×0.25微米～100微米×100微米。象這樣準備好樣品1-2。(下面用“CVDSiO2”或略稱“SiO2”/單晶硅”來表示如此形成的樣品)。
樣品1-3是用常壓CVD法成膜的摻硼氧化膜(以下略稱BSG)/單晶硅，樣品1-4是用常壓CVD法成膜的摻磷氧化膜(以下略稱PSG)/單晶硅，樣品1-5是用常壓CVD法成膜的摻磷及硼的氧化膜(以下略稱BSPG)/單晶硅，樣品1-6是用等離子體CVD法成膜的氮化膜(以下稱P-SiN)/單晶硅，樣品1-7是熱氮化膜(以下略稱T-SiN)/單晶硅，樣品1-8是用減壓CVD法成膜的氮化膜(以下略稱LP-SiN)/單晶硅，樣品1-9是由ECR裝置成膜的氮化膜(以下略稱ECR-SiN)/單晶硅，
再用以下所示的第一基體表面材料(18種)和第二基體表面材料(9種)的全組合作成樣品1-11～1-179(注意缺下列樣品號1-10、20、30、40、50、60、70、80、90、100、110、120、130、140、150、160、170)。作為第一基體表面材料使用單晶Si、多晶Si、非晶Si、W、Mo、Ta、WSi、TiSi、Al、Al-Si、Al-Ti、Ti-N、Cu、Al-Si-Cu、Al-Pd、Ti、Mo-Si、Ta-Si。作為第二基體表面材料的是T-SiO2、SiO2、BSG、PSG、BPSG、P-SiN、T-SiN、LP-SiN、ECR-SiN。對于以上所有樣品均可形成與樣品1-1相當的優質Al膜。
在以上有選擇地淀積了Al的基體上用上述的濺射法非選擇地淀積鋁，再制出圖形。
結果，由于開孔內的Al膜的表面性能良好，所以濺射形成的鋁膜和開孔內選擇淀積形成的鋁膜達到電氣、機械性能均優且壽命高的接觸狀態。
用實施例1～8所說明的方法試制了半導體器件的樣品，實驗結果得到了預期的良好特性。
權利要求
1.一種具有元件隔離區的半導體器件，具有形成在摻雜半導體襯底上的元件區域和元件隔離區，以及形成在所述元件區域表面上或所述襯底背面上的金屬布線，其特征在于所述元件隔離區內形成有沿縱向延伸的、與所述金屬布線相連的，以鋁為主要成分的區域。
2.一種具有元件隔離區的半導體器件，其特征在于絕緣襯底上具有元件區域、成為沿縱向延伸的元件隔離區的、以鋁為主要成分的金屬區，該金屬區的一端與所述絕緣襯底接觸，其另一端露出表面。
3.如權利要求1或2所述的半導體器件，其特征在于所述半導體器件為固體攝象器件。
4.一種半導體器件，其特征在于在至少具有2種功能元件的半導體基體內部設置了為連接所述至少2種功能元件的埋入金屬布線層。
5.如權利要求4所述的半導體器件，其特征在于所述金屬布線層上至少再淀積一層金屬布線層。
6.如權利要求4或5所述的半導體器件，其特征在于所述半導體襯底內設置的金屬布線層由單晶鋁形成。
7.如權利要求6所述的半導體器件，其特征在于所述半導體基體與該基體內設置的金屬布線層通過與基體導電類型相反的一層區域而電絕緣。
8.如權利要求4所述的半導體器件，其特征在于所述半導體器件含有邏輯電路。
全文摘要
一種元件隔離及金屬布線優于現有技術的半導體器件，其元件隔離結構包括形成在摻雜襯底上的元件區域、元件隔離區，以及形成在半導體基體表面上及其背面的金屬布線。所述元件隔離區內形成有與金屬布線相連、沿縱向延伸的金屬淀積層，所述半導體基體借助于與基體導電類型相反的一層區域與所述金屬布線層相絕緣。本發明的半導體器件能降低元件隔離區的阻抗、防止自鎖和干擾，即使減小布線平面面積也能保證允許電流量，且能高精度地形成布線結構。
文檔編號H01L23/52GK1056953SQ9110357
公開日1991年12月11日 申請日期1991年5月31日 優先權日1990年5月31日
發明者石冢敬治, 片岡有三, 一瀨敏彥, 高橋秀和, 大圖逸男 申請人:佳能株式會社