超大規模集成電路靜態隨機存儲器的制作方法

專利名稱：超大規模集成電路靜態隨機存儲器的制作方法
本申請是一份在美國的在先申請的部分繼續申請，該在先申請是在1986年1月5日遞交的，申請號為729，318，尚處于待批狀態，(本公司對該申請的編號為TI-11029)，這兩個申請為相互有關的申請。
本發明涉及超大規模集成電路及其制造方法。
互連技術在日益成為超大規模集成電路(下文稱VLSI)的主要阻礙，特別是采用多個制有圖形的多晶硅層或者金屬層作互連給蝕刻接觸孔和使層間電介質平面化的工藝技術帶來很大的壓力。然而，由任一附加的互連層所提供的附加的線路安排能力又往往向電路設計人員提供了選擇的余地，使其可將電路的布局變得更加緊湊，可將電路特性變得更加完善，和/或可將電路的設計變得更為簡便。
由于這些原因，人們作了很大的努力來改進工藝方法，以便引入一隱埋接觸。隱埋接觸法是這樣一種工藝，即在該工藝中采用的多晶硅層或金屬層為單層，該層不僅可以形成金屬氧化物半導體(下文稱為MOS)柵極，而且還可以通過采用同一層上的制有圖形的其他部分來形成與金屬氧化物半導體晶體管(下文稱MOS晶體管)的源極區/漏極區的接觸。也就是說，同一多晶硅或多晶硅化物(Polycicle)薄膜層在某些部位必須通過一非常薄的、高度完整的柵極氧化物與溝(moat)分開，而在另一些部位必須與重摻雜的溝區形成歐姆接觸。這樣，就會在加工方法中產生一些問題，主要分三個方面第一，柵極氧化物的完整性變得更加難于保持。第二，由于在多晶硅材料和硅之間的相互擴散使規模受到限制。也就是說，用于使多晶硅導電而摻入的磷通常在接觸部位向外擴散到硅襯底上。然而，當器件按比例縮小到一個較小的幾何尺寸時，磷擴散會對溝道截止摻雜的大部分進行補償摻雜，導致有源區域之間的漏電。第三，在互補金屬氧化物半導體(下文稱CMOS)工藝中，第一接觸是非常需要的，但在目前的工藝方法中，未提供任何用于形成與P+溝區的接觸的制造方法。不僅有如何避免在N+多晶硅和P1襯底之間出現一個二極管的問題，而且類似于摻雜物向外擴散之類的問題也會在P1襯底的第一接觸處引起多晶硅和P溝道金屬氧化物半導體(下文稱PMOS)襯底之間發生短路。
已經有人發表了有關在對源極/漏極作硅化物處理的自對準硅化鈦工藝過程中提供一局部互連層的方法的建議，這種自對準硅化鈦源極/漏極硅化工藝是在一份美國專利申請中披露的，該申請是在1983年6月5日遞交的，申請號為429，0691(本公司對該申請的編號為TI-9596)。為便于參照起見，特在此處引證這項申請。在這種工藝過程中，在全面淀積金屬鈦后，在氮氣氛中對其加熱，從而使鈦與諸如源/漏區之類的暴露的硅表面起化學反應，或者與暴露的多晶硅線條的上表面起化學反應以形成硅化鈦。然后，將不起形成硅化物反應的那部分鈦剝去(作為一種例子，可采用濕蝕刻法)。這提供了一種不需任何圖形制作步驟的自對準硅化工藝。這種自對準硅化工藝已在集成電路的制造中得到了廣泛的運用。
先前，根據這種方法提出的局部互連的方案采用附加的制有圖形的硅，從而可按需要在場氧化物上提供延伸的導電的硅化物區域，也就是說，在由休伊特·帕卡德公司(HewlettPackard)研制出來的，發表于1984年的IEDM會刊的第118頁上的這種方法中(為便于參照起見，特在此處引述這個方法)，在全面淀積鈦金屬后和在對其加熱以便引起硅化反應之前，先在鈦金屬的上面對一薄的硅層(多晶或非晶體的)作圖形化處理。在加上這種硅層的地方，在反應過程中就將形成硅化物，從而就能形成在柵極側壁氧化物上或場氧化物區域上延伸的硅化物，在得克薩斯儀器公司以前所研制出的一種類似的方法中，使用制成圖形的硅帶，這種硅帶是在加上鈦金屬之前加上的。
然而，所有這些方法都具有局限性，即都需要淀積一層附加層。因此，所有這些方法在工藝方法上都過于復雜。
其它的與本申請的審查有關的公開文章，可以在下列論文中找到C.Y.提(C.Y.Ting)撰寫的論文，刊登在1984年的IEDM會刊的110頁中特別是113頁;M.阿爾潑瑞等人(M.Alperin)撰寫的論文“大規模集成電路中應用的自對準Ti Si2工藝”，發表在美國電機電子工程師學會的會刊“電子器件”上的、1985年2月號的第141頁中。
本發明在用于源極/漏極(最好還有柵極)硅化處理的自對準直接反應硅化鈦工藝中，提供了一種更為簡便的形成局部互連的方法。
已發現在氮氣氛中進行直接反應硅化鈦工藝時，在場氧化物上的鈦金屬層中形成了一層氮化鈦(TiN)。因此，在發生硅化物反應之后，沒有與硅源接觸的、因此也就是沒有形成硅化物的那部分淀積鈦金屬層不象先前人們所認為的那樣僅僅是沒有起反應的鈦金屬，還包括大量氮化鈦。本發明利用這種新發現的氮化鈦層來提供一種新的和具有優越性的局部互連方法及結構。
在硅化步驟之后，氮化鈦層形成圖案，然后有選擇地，即在不需要的地方，從硅化鈦和氧化硅區域中除去氮化層。此后，在較高的溫度中(例如是800℃)進行最終的熱處理以使硅化鈦層中的最終的薄層電阻降低到每方一歐姆以下。
在集成電路領域中眾所周知氮化鈦是導電的，把氮化鈦作為接觸之中的導電擴散屏障的技術也早已公開，但是在原始申請的申請日之前沒有一篇公開發表的文章如同本發明那樣，討論過采用氮化鈦來提供局部互連。
本發明提供一種結構，其中，溝對溝的互連利用一非常薄的(例如1000埃)氮化鈦層制成。本發明至少具有下述優點1.本工藝過程比上面討論過的制作硅化鈦局部互連的方法簡單。
2.因為氮化鈦是非常好的擴散屏障，所以避免了經由硅化物相互擴散的問題。這一點對在CMOS工藝中采用局部互連層連接p1溝區與n+多晶硅柵極或者n+溝區是特別有利的。
3.按照本發明的氮化鈦，用來在n+多晶硅柵極和p型溝區之間提供局部互連是具有極大優越性的。因為從柵極到溝的距離一般來說大大小于從n1到p+的間隔，所以互擴散在此處就是特別突出的問題。
4.因為能把氮化鈦局部互連層制作得非常非常薄，故后繼的非平面化的層所引入的附加的垂直方向構造是微乎其微的。
5.因為氮化鈦層是如此之薄，所以用來將其除去的蝕刻就不需要是各向異性的，這就進一步簡化了工藝過程。
6.即便是一非常薄的氮化鈦層也能夠具備非常低的薄層電阻值，其數量級約為每方5至10歐姆。
7.氮化鈦局部互連層還能夠被用來在接觸部位提供一擴散屏障。也就是說，做溝接觸的金屬能夠淀積在氮化鈦的頂部而不是直接淀積在硅上，從而有效地阻止了金屬和硅之間的互擴散。這樣就簡化了對互連金屬化的選擇。特別是，非鋁金屬化的使用在當前變得越來越普遍了。
8.氮化鈦疊加在場氧化物上意味著不需要將接觸孔與溝的邊緣對得很準，接觸孔可以疊加到位于場氧化物邊緣上表面的氮化鈦上。
9.本發明提供一種導電性能是如此之好的局部互連層，以至于能夠在一些應用中不必再用條帶，從而就使本發明能在某些工藝中省去雙層金屬(簡稱DLM)工藝步驟，而不必犧牲速度和面積。
10.在線路設計中可以減少第二接觸的數目。因為穿過TiN層的獨立的互連能夠取代一些金屬互連。
11.本發明中的工藝本身適合于共用接觸，也就是共用在兩個互連層和同一部位的襯底之間的接觸。這樣就給設計人員帶來額外的靈活性。
12.采用硅條作局部互連的方法容易在硅條跨越柵極底部的角的地方產生斷路，因此為了避免這一點，需要將硅條制得比較厚一點，其厚度在某些工藝中達到2500埃，這樣就會降低構形質量及產量。與此相對照，本發明中的TiN條就不存在這樣的問題，因此也就不需要制得如此之厚。
13.較之于硅化鈦，氮化鈦對于氧化物蝕刻更具有耐蝕性能，從而在采用平面化的多層氧化物的工藝中，可以減少在接觸蝕刻步驟中，由于對多層氧化物進行過蝕刻而引起的損失。
14.將溝接觸疊加到氧化物上的能力意味著在溝中的源區/漏區可以采用最小的幾何形狀。
15.本發明能使各CMOS邏輯級之間的連接在不需要任何接觸孔的條件下實現，這樣就使本發明具備了在面積、速度和產量上的優點。
16.本發明能完成隱埋接觸的所有功能，而不會象隱埋接觸工藝通常所導致的那樣破壞柵極氧化物的完整性。
17.本發明能完成隱埋接觸的所有功能，而不會有通常由隱埋接觸工藝所引起的p+歐姆接觸的串聯電阻的重復性降低的缺點。
18.本發明能完成隱埋接觸的所有功能，而不會有在有多晶硅到p+源/漏區的局部連接的地方與下面n+區域短路的問題。
19.本發明能制造其中n-溝道器件和p-溝道器件都是表面溝道器件的亞微米CMOS器件，并且不會犧牲面積。
20.本發明能制造其中n-溝道器件和p-溝道器件都是表面溝道器件的亞微米CMOS器件，而不需要采用一金屬層來把n+多晶硅柵極層連接到p1多晶硅柵極層上。
21.本發明能制造具有兩種導電類型多晶硅柵極的亞微米CMOS器件，而且不必增加面積或降低速度，所采用的方法是，在電路布局中原來是沒有用的地方，跨過井的邊界，把p1連接到n1柵極。
22.本發明能制造具有兩種導電類型多晶硅柵極的亞微米CMOS器件，而不需要任何額外的淀積、掩蔽、蝕刻、或者注入步驟(假定不采用源極/漏極的補償摻雜的話)，而它們在提供一具有局部連接的那些覆蓋溝工藝中無任如何是需要的(如在原始申請中所公開并提出權利要求的那樣)。
23.本發明能制造具有兩種導體類型多晶硅柵極的亞微米CMOS器件，而不需要任何新的，在CMOS制造中還沒有被很好地加以證明的工藝參數。
24.就已知的設計規則來說，本發明提供了一種較之于其他能可靠地加以制作的單元更為緊湊的全-CMOS靜態隨機存取存貯器(下文稱SRAM)單元。
25.就已知的設計規則來說，本發明提供了一種較之于采用金屬跨接線或隱埋接觸的先有技術單元更為緊湊的全-CMOSSRAM單元。
26.就已知的設計規則來說，本發明提供了一種較之于其他能可靠地加以制作的單元更為緊湊的全-CMOSSRAM單元。
27.本發明提供了一種能可靠地加以制造的、除電源和信號總線連接之外不采用金屬層的全-CMOSSRAM單元，這樣就有利于設計人員自由地將SRAM塊加入到定形或半定形邏輯電路中去。
28.在一些實施例中，在TiN形成之前加上制成圖形的硬掩模(hardmasking)能夠(在實際上)將具有氮化鈦所有優點的局部互連形成圖案，而不必采用一種非標準的蝕刻工藝來對氮化鈦進行有選擇的蝕刻。
29.在TiN形成前加硬掩模的實施例允許(在實際上)在一種可排列的工藝中形成局部互連(這種互連具有氮化鈦的所有優點)的圖案，這是因為限制幾何形狀的步驟只不過是氧化物的蝕刻。
在IEDM1985年的論文中，休伊特·帕卡德公司(下文稱為HP)的研究人員建議，在直接反應鈦硅化工藝中，在反應步驟之前，在淀積的鈦金屬上加一層濺射的硅層以提供制成圖形的硅化鈦局部連接。當時，顯然有人認為這些局部的互連可提供可以與本發明中的氮化鈦互連相匹敵的優點，然而，這不僅需要更進一步的工藝復雜性，而且也不具有本發明的關鍵優點硅化鈦給硼和磷提供了高效擴散途徑，從而使互擴散和補償摻雜的問題依然十分嚴重。與此相對照，在本發明中，氮化鈦是一個非常好的擴散屏障，從而也就不會出現這些問題。HP在1985年的論文中提到的工藝方法中磷的補償摻雜問題可以從最近的HP的論文加以證實。這篇論文描述了一個16K的靜態隨機存取存貯器，該存貯器是采用他們的Ti Si2帶的方法加以制作的，但是采用這種方法僅僅是為了把P-型結和N-結連接在一起。也就是說HP的研究者沒有采用局部的互連來把柵極連接到結上。在驗證本發明的優點的設計中，得克薩斯儀器公司的研究人員設計了一種完全按照HP設計的靜態隨機存取存貯器單元，也就是說，該單元之中，用局部互連來連接，采用金屬條加第二接觸來將柵極交叉耦合。在這種HP工藝中，不能通過局部互連對柵極和結進行互連，采用1微米的設計規則結果是單元的尺寸比采用Ti N作局部互連，并采用同樣的設計規則的幾何形狀的單元大75%。這一點表明了在執行局部互連的功能時TIN具有超過Ti Si2的優點。
本發明具備隱埋接觸結構的全部電路優點，但不需要增加相應的費用。例如，本發明還能提供比不采用隱埋接觸所能達到的更緊湊(更小型)的SRAM單元。此外，通過本發明達到的緊湊度(密集度)上的改進甚至還超過了先有技術隱埋接觸所能達到的程度因為本發明還能夠把溝接觸疊加到場氧化物上，能將溝區制成最小的幾何形狀，進一步節約了面積。并且，在通常的隱埋接觸工藝中，隱埋接觸之下的溝區必須利用多晶硅對源極/漏極注入進行屏蔽，以致于使通常的隱埋接觸方法必須依賴于互擴散的作用，以確保隱埋接觸沒有太大的分布電阻。這一點對于本發明來說，則不成為問題，從而本發明在規模方面也就勝過前者。本發明的又一個優點是由本發明提供的氮化鈦局部互連層比先有技術的隱埋接觸所采用的多晶硅互連薄一些，因而，由局部互連層所引入的構造偏差也是本發明的比較少。
原始發明描述了一種新型的、用于VLSI集成電路的氮化鈦局部互連技術并且對該技術提出了權利要求。本發明則更進一步給出了對兩個重要的實例的附加的細節，其中采用氮化鈦局部互連技術來制作1)一種小得多和快得多的SRAM單元，2)具有n+和p+多晶硅柵極的(可避免隱埋溝道問題的)亞微米的CMOS電路，其中從n+到p+多晶硅的條帶是用氧化鈦局部互連形成的。
先有技術中的SRAM的主要限制一直是封裝密度和速度。之所以會產生封裝密度問題是由于下列事實如果按照圖5所示的那樣，將單元按不采用隱埋接觸的通常的方式加以設計的話，必須使用跨接線，這樣就會耗費很多面積。另一方面，如果采用隱埋接觸的話，在對柵極氧化物進行圖形處理時會出現工藝上的困難。此外，第一接觸提供了從多晶硅柵極層到溝的擴散途徑，因此在全CMOS的工藝過程中，第一接觸是不可靠的，這是由于擴散途徑使得多晶硅柵極層的n1能夠對p1源/漏區作補償摻雜。
有關按比例縮小的CMOS中的隱埋溝道PMOS(P-溝道)器件的問題討論了好多年。問題的產生是由于所用的n1多晶硅柵極的逸出功之故。當CMOS器件繼續按比例縮小時，漏極引起的擊穿問題變得更為嚴重。必須采用高井摻雜濃度來防止源極到漏極之間的擊穿現象的發生。對于柵極長度為0.5微米的晶體管來說，需要1E17cm左右的濃度。較高的襯底摻雜對反相晶體管來說，通常將導致閾值電壓的數據增大。當把n1POCl3摻雜的多晶硅用于柵極時(正如通常所做的那樣)，對于n-溝道的晶體管來說這種增加了的閾值電壓不會產生什么問題，因為在n1多晶硅和p-型井之間逸出功的差異使原來由于高井濃度要產生的高的VT降低。然而，在p-溝道晶體管中，在n1多晶硅和n-型井之間卻不存在這種逸出功的差異，所以閾值電壓的數值就是非常之大為了獲得0.8V左右的閾值電壓，通常添加一種硼改變閾值注入，但這樣會形成一種淺的隱埋溝道晶體管。這樣就增加了器件的亞閾值漏電。無論在什么情況下，一般都認為這樣一種隱埋溝道的設計對0.5微米的晶體管都將是不能令人滿意的。
換句話說，在通常的按比例縮小的N-溝道金屬氧化物半導體器件(下文中簡稱為NMOS器件)中，這種溝道(例如可以是摻雜成4E16p-型)將有一個接近于價帶邊緣的費米能級，而重摻雜的n-型多晶硅柵極具有大體位于導帶邊緣或位于導帶邊緣之上的費米能級。因此，這兩種費米能級之間的差(或者說它們的逸出功之間的差別一逸出功是費米能級和真空電位之差)形成了一個大約為0.9伏的平帶電壓。如果不存在平帶電壓(即不存在逸出功的差)，n-溝道的器件的閾值將大約為1.8伏(這是就250埃的柵極氧化物和4E16cm的溝道摻雜而言的)，這就太高了。但是0.9伏的平帶電壓(逸出功的差值)意味著n-溝道的閾值電壓減少到0.9伏左右，而這是有利的。然而，在通常的按比例縮小的PMOS器件中不存在這樣一種逸出功的差值(因為柵極和溝道的費米能級都近于導帶邊緣)，因此平帶電壓大約為零。這就意味著，高的p-溝道閾值電壓(例如1.8伏)沒有被平帶電壓減小，從而必須通過注入來使PMOS器件發揮功效。這種注入必定會產生一隱埋溝道的器件，這種器件的特性是比較低劣的，特別是在斷開特性上更為低劣。
這個問題已經討論了好多年，長期以來所建議的用于避免這種問題的方法是在多晶硅的單一淀積層中，采用n1多晶硅來形成NMOS器件的柵極層，采用p1多晶硅來形成PMOS器件的柵極層。在任何一種此類方法中，都要進行某種類型的掩蔽或注入或掩蔽淀積步驟，以便使多晶硅具有性質不同的n+和p+區域，但是這一點并不困難一例如，能對此采用源極/柵極注入，問題是在于在n1多晶硅層和p1多晶硅層之間將如何進行連接，而這點往往就是此類方法失敗的地方。例如，有人建議采用硅化物來實現這種連接，但因此就再一次出現通過硅化物產生摻雜劑的補償擴散問題，以致于使得在n1/硅化物/p1接觸的鄰接處多晶硅的薄層電阻被補償摻雜增大了。另一方面，如果將金屬跨接線用于這種互連，那么就面積的使用角度來看，代價是非常昂貴的。
除了縮小晶體管柵極的長度，有必要縮小其他尺寸才能獲得高的密度。因此，在(1)具有n1多晶硅的n-溝道晶體管和(2)具有p1多晶硅的p-溝道晶體管之間的距離變得極端微小。由這種縮小所引起的問題在于，可能發生在兩種類型的晶體管柵極之間的n1和p1摻雜劑的互擴散。當柵極是由二硅化鈦覆蓋時，這種問題將變得更加嚴重，因為硼和磷的擴散是很快的。這種互擴散將引起柵極的補償摻雜，使得對多晶硅柵極中的費米能級的控制難于做到。
本發明的優點之一在于對補償摻雜問題給出了解決辦法，即通過使用TiN使多晶硅與多晶硅相連或者使多晶硅與溝相連，以防止經過局部互連產生互擴散，這種局部互連起到了擴散屏障的作用。
下面是此實施例的試驗工藝流程1.淀積不摻雜的多晶硅，接著再刻出圖形，(也可以采用硅化物或多晶硅化物(polycide)，或者任何一種含有硅的多晶物質來制作柵極層)。
2.接著進行透過注入以提供低密度摻雜區(下文稱LDD)。
3.把側壁氧化物淀積到柵極上，按圖形對源極/漏極進行注入。此注入也使多晶硅摻雜。
4.淀積Ti(1000挨)(例如可在室溫下進行濺射并在675℃溫度下進行爐內直接反應)以便在柵極和溝上產生Ti Si2以及在其他地方產生Ti N。
5.將TiN刻出圖形，并將不需要的TiN除去。
6.將Ti Si2和Ti N層在800℃中進行退火處理。
實施本發明的另一方法是采用等離子體氧化物層(也就是通過等離子體增強的化學汽相淀積(下文稱CVD)來淀積的低密度氧化硅)，以便在實行氮氣氛退火處理之前，在希望有局部互連的地方有選擇地掩蔽掉已淀積的鈦金屬部分。以后將不需要的氮化鈦進行剝離時，氧化物掩膜保留在原處，保護它下面的鈦和鈦的反應產物。這樣一種方法對于實施本發明不一定是一種最佳的方式，但它是另一種可以實施的方案。
如上所述，Ti N是極為有用的，它可以用作減少MOS器件的串聯電阻的溝覆蓋層，用作減少多晶硅線條的電阻的多晶硅覆蓋層用作局部互連材料以及作為各種摻雜劑的一種良好的擴散屏障。然而，這樣一些眾多的用途在工藝條件上卻產生了一些互相矛盾的需要在目前的全部最佳實施方式中，Ti N是直接反應的Ti Si2工藝中的付產品，它的厚度是由淀積的Ti的厚度決定的;但是這一厚度又受到器件本身對硅化物厚度的要求的制約，而硅化物厚度是由諸如連接深度、Ti Si2薄膜的應力、電流截面以及電場截面之類的因素決定的。當CMOS器件繼續縮小和使用淺的源極/漏極結時，必須采用厚度較薄的Ti Si2，因此也就需淀積較薄的Ti。這樣就意味著將產生較薄的TiN。這種較薄的Ti N具有較高的薄層電阻，這種薄層電阻使Ti N不太符合人們把它作為一種互連材料的愿望。此外，較薄的Ti N層在用作接觸孔底部的蝕刻阻擋層時不太有效。其次，如果Ti N層是足夠薄的話，它在用作接觸孔底部的擴散屏障以起到防止在接觸金屬和硅之間的硅、金屬或摻雜劑的擴散的作用時效果也差一些。
本發明的實施例通過提供一種將Ti N的厚度增加到所希望有的任何數值而又不影響Ti Si2的厚度的這樣一種工藝來解除上述這些制約。這種用來制作較厚的Ti N層的附加的工藝步驟是簡單的，并具備與目前的CMOS制造技術的相容性。
通過在第一層鈦在氮氣氛中加熱后淀積第二層鈦或者其他適當的金屬的方式，在由第一次反應所形成的合成物的表面處的TiN將形成一擴散屏障，該阻擋層確保第二次反應的產物幾乎全部都是TiN。
所發明的這種用來增加TiN的厚度的方法至少具有下列優點1.該方法與現有的CMOS制造技術充分相容，因此不需要新的制造技術。
2.Ti Si2和Ti N的厚度是相互獨立地受到逐次淀積的Ti和熱反應的控制，從而為對工藝進行優化提供了更大的自由度。這一點對于淺的源極/漏極結和滿足對Ti N薄層電阻的要求來說是重要的。
3.在一種能得到Ti N局部互連的所有優點的工藝中，能夠將在源極/漏極表面上的Ti Si2層的厚度選擇成人們所希望達到的那樣微薄，而又不會犧牲Ti N局部互連線條上的薄層電阻值。
4.在一種能得到Ti N局部互連的所有優點的工藝中，包括在接觸孔底部處采用Ti N層，源極/漏極表面上的Ti Si2層的厚度能夠選擇成人們所希望達到的那樣微薄，而又不會犧牲在接觸孔底部的Ti N層的蝕刻阻擋特性。
5.在一種能得到Ti N局部互連的所有優點的工藝中，包括在接觸孔底部處采用的Ti N層，源極/漏極表面上的Ti Si2層的厚度能夠選擇成人們所希望達到的那樣微薄，而又不會犧牲在接觸孔底部的Ti N的擴散阻擋特性。
按照本發明，提供了一種用于制造集成電路的方法，該方法的工藝步驟包括在位于襯底的一個表面上的一預定圖形中提供器件隔離區，以便將硅溝區限定在預定位置;
在一溝區上制作一個由硅組成的電極，以在上述溝區的一個預定位置限定一個晶體管;
沉積一種主要由鈦組成的金屬;
在氮氣氛中對上述襯底和上述鈦金屬加熱，以便使上述鈦金屬與暴露在外的硅部分起反應，從而形成硅化鈦，而述鈦金屬不與硅接觸的部分與上述氮氣氛起反應，從而形成一其中含有大量氮化鈦的殘缺層;
除去上述殘缺層中的選中部分，從而使殘缺層的剩余部分提供作一預定圖形中的局部互連。
按照本發明還提供了一種形成于一襯底的一半導體表面上的集成電路器件，該器件包括限定上述表面的溝區的器件隔離區;設置在一溝區上以在其中限定一個有源器件的一個電極;基本由氮化鈦構成的，與上述溝區之一相接觸，并在上述器件隔離區之一的上面延伸的一個局部互連。
本發明提供了一種靜態隨機存取存貯器單元的陣列，該陣列包括多個靜態隨機存取存貯器單元，每個單元包括-第一和第二交叉耦合的倒相器-上述每個倒相器含有＊一上拉晶體管＊和一下拉晶體管-上述單元中的每個單元內的上述各個下拉晶體管彼此都由一場氧化區隔開，按照本發明還提供了一種靜態隨機存取存貯器單元，該單元包括第一和第二交叉耦合的倒相器，上述每個倒相器含有-一上拉晶體管-和一下拉晶體管-上述每個上拉晶體管和上述每個下拉晶體管＊具有一晶體溝道，其源極與一基本上是恒定的電壓相連＊和具有一絕緣柵，它電容性地耦合到上述溝道上＊和具有一漏極，上述第一倒相器的上述上拉晶體管和下拉晶體管中至少一個晶體管的上述柵極通過一局部互連層連接到上述第二倒相器的上述上拉晶體管和下拉晶體管中至少一個晶體管的漏極上，-上述局部互連層具有比上述第一倒相器的上述上拉晶體管的上述柵極的厚度為小的最小厚度，-并與上述柵極和上述漏極直接形成歐姆接觸。
按照本發明還提供了一種靜態隨機存取存貯器單元，該單元包括第一和第二交叉耦合的倒相器，上述每個倒相器包括-一上拉晶體管-和一下拉晶體管第一和第二存取晶體管，它們可選擇地將上述第一倒相器的輸出連接到第一位線，并將上述第二倒相器的上述晶體管的輸出連接到第二位線;
其中，上述單元中每個單元里的所有上述各個下拉晶體管都制在一公共襯底中，并通過場隔離區彼此隔開，其中，上述單元中每個單元里的所有上述各個上拉和下拉晶體管都制在一公共襯底中，并通過場隔離區彼此隔開，其中，與上述單元之中每個單元相連接的上述各個存取晶體管都-制在一公共襯底中-并且由隔離區將其＊相互隔開＊與上述單個單元里的上述上拉晶體管中的每一個隔開＊與在上述單個單元里的上述下拉晶體管中的每一個隔開。
本發明將參照附圖加以描述，其中

圖1表示一部分溝區，在淀積鈦和起反應以后，在硅暴露的地方形成了硅化鈦區，而在其他地方形成了氮化鈦區;
圖2表示本發明的下一步狀況，其中對氮化鈦制作了圖形以便按照期望提供局部互連和接觸區;
圖3表示采用本發明新穎的器件構思的一種CMOS反相器的布局設計;
圖4表示一種二級倒相器的斷面圖，作為本發明用于更加復雜的CMOS邏輯結構的一種實例;
圖5a表示通常的、雙金屬的、由六個晶體管組成的CMOSSRAM單元，圖5b表示一種采用與圖5a中的單元相同的幾何尺寸加以設計的CMOSSRAM單元，但是其中是采用氮化鈦局部互連，提高了25%的封裝密度;
圖6a至圖6e是采用氮化鈦作互連的第二個6TCMOSSRAM的相應覆蓋層，其中由于發揮了氮化鈦互連的優點，減少了寄生電容并由此而增加了速度;
圖7表示圖5a、圖5b和圖6的結構的等效電路圖;
圖8表示一作為例子的亞微米CMOS電路的結構，其中PMOS晶體管具有p-型多晶硅柵極，NMOS晶體管具有n-型多晶硅柵極，通過跨越井邊界的氮化鈦局部互連在p-和n-型柵極之間提供了電氣連接，在所表示的這個實例中，它是用來制作一個SRAM單元的;以及圖9A至圖9E表示另一實施例的一系列步驟，其中采用了兩個氮氣氛反應步驟來增加氮化物的厚度而又不增加硅化物的厚度。
現在將對本發明的最佳實施例的制作和使用作最為詳細的描述。然而，應當理解的是，本發明具有應用范圍廣泛的發明構思，這種發明概念可以體現在極為多種多樣的具體內容中，這里討論的具體實施例僅僅是作為例子說明了制作和使用本發明的具體方法，而不是對本發明的范圍加以限制。
圖1表示本發明的一種嘗試實施例。一硅襯底[10]具有器件隔離區(在本例中為場氧化物區域[26])，在這種隔離區上制作圖形從而限定出溝區[28]，在溝區中將制作有源器件。在圖1中所示的實施例中，這種場氧化物[26]具有硅的局部氧化(下文中稱LOCOS)場氧化物的特征形狀，但是本發明理所當然地能采用諸如側壁掩蔽隔離或者直接溝區隔離之類的其它的隔離技術來加以實施。
在溝區[28]中表示出一晶體管。這種晶體管含有/漏區[12]，源/漏區包括輕摻雜的源極/漏極擴展區[14]，(通常將其稱作為LDD區)。多晶硅的柵極[24]通過柵極氧化物[30]電容性地耦合到溝道[16]上。源/漏區[12]在其表面具有硅化鈦層[20]，硅化鈦層[20]的其它部分也位于多晶硅柵極[24]的頂面上。側壁氧化物絲[18]把位于源/漏區[12]上的多晶硅的柵極[24]與硅化物區域[20]分開。
在圖1中所示的工藝步驟中，氮化鈦層[22]基本上覆蓋在整個集成電路的所有部位上。這種氮化鈦層[22]是通過把鈦金屬沉積在所有部位并接著在氮氣氛中對這種集成電路進行加熱而加以制作的。這種氮化鈦層[22]一般來說在任何部位都是薄的，但是在硅化物區[20]上的氮化鈦層將比在場氧化物[26]上的氮化鈦層更薄一些。
例如，在本發明的最佳實施例中，這種鈦金屬是通過在室溫條件下的濺射使其在任何部位淀積到900埃的厚度。接著在1個大氣壓力的氮氣和氬氣的環境中將這種襯底加熱到675℃，時間約30分鐘。這樣就使得鈦金屬與硅接觸的部位形成硅化鈦區。這還會產生氮化鈦層[22]。
鈦的氮化反應的化學過程目前還沒有很好了解。人們認為，盡管硅的氮化過程和硅化過程是互相競爭的反應過程，但是氮化過程本身是自我約束的，這一點是因為TiN具有擴散阻擋特性，而硅化反應并不影響氮化物的非常顯著的再轉換。
此外，人們發現氧化物上進行的鈦的線條的氮化過程對所采用的氧化物的具體摻雜劑比較敏感。在暴露于不同源極/漏極注入劑的場氧化物上，氮化物層抗蝕刻的程度是不同的。對于某些工藝來說，本發明的局部互連的工藝還可能涉及到對所采用的層間氧化物進行選擇。
正如這種敏感性所表明的那樣，本發明中的“氮化鈦”層幾乎肯定不是純凈的氮化鈦，而是還含有其它的鈦的化合物。在本申請所采用的“氮化鈦層”這個詞是與這樣一種薄膜層有關的，即該薄膜層不必要是純凈的氮化鈦，但它可以是1)，在它們的厚度的10%以上內含有超過30%的氮原子和超過20%的鈦原子。或者2)，包括一具有高濃度氮化鈦的表層，并具有超過5%原子氮的體濃度。
類似地，還應當注意到，在最佳實施例中所采用的用于產生Ti Si2和Ti N的鈦金屬并不需要很純凈的鈦。把合金成份摻入到用作被淀積的金屬中以便在產生硅化物和氮化物的過程中使其具備更加優良的物理性質這一點也許是符合人們需要的，凡是反應的化學過程和產生的結構的特性與采用Ti時所發生的情況大致相同的，也屬于本發明的范圍之內的。
在本發明的最佳實施例中，將鈦金屬沉積到超過600埃和低于2000埃這樣的厚度，硅化物的反應步驟是在500℃和大約750℃的溫度范圍內進行的，時間則在15分鐘到90分鐘的范圍內，如果時間范圍是在15分鐘到40分鐘之間的話則更為有利。
還應當注意到的是，根據硅化反應條件的不同，在這一階段中的氮化鈦層[22]的化學配比可以不是完全理想的。也就是說，層[22]所包含的鈦原子可以超過或低于50%。在某些實施例中，正如下文中將要加以討論的，這一點也是正是人們所希望的。在本申請中涉及到的氮化鈦不必是純凈的TiN，更準確地說，它可以被寫成TixNy。
在另一種類型的實施例中，可以通過一附加的淀積和反應步驟來增加TiN層的厚度。注意在第一和第二金屬淀積步驟中的合金成份不一定必須是相同的。
下面是用來增加TiN層的厚度的工藝的一個實例。圖9A至圖9E表示了這些步驟1.在圖9A中，將鈦沉積到第一厚度d1，這種厚度根據由淺源極/漏極結的需要確定。Ti Si2厚度將由d1確定，一般來說是d1的一到二倍，具體視反應條件而定，而所消耗的硅的深度也是由d1確定，一般來說是d1的一倍半到二倍，具體視反應條件而定。
2.如圖9B所示接著在一氮氣氛中執行硅化物反應過程(例如通過加熱爐在675℃加熱30分鐘或通過快速熱處理)以便在氧化物上形成Ti N和在溝區上形成一堆積式Ti N/Ti Si2層。
3.在圖9C中，執行第二次Ti沉積，使其達到厚度d2，d2的厚度是按所希望得到的TiN的附加厚度的0.5到1倍這樣的范圍加以選擇的。
4.正如圖9D所表示的那樣，在一容有氮氣的氣氛中對這種結構再一次加熱，因為位于Ti Si2頂部的Ti N層將阻止硅原子向外擴散以形成Ti Si2，第二Ti層將與氮氣起反應并在所有的部位形成Ti N。氧化物上的Ti N層的最終厚度由d1+d2來確定。
5.正如圖9E所表示的那樣，現在已形成了較厚的TiN層，并對TiN層制作圖形和進行蝕刻以便根據人們的需要來提供局部互連和/或蝕刻阻擋和/或其它的結構物。蝕刻條件在下文中充分加以描述。
6.現在能執行高溫退火，例如象上文中所討論的那樣在800℃的溫度上進行，通過退火來降底Ti Si2的薄層電阻。作為可供選擇的另一方式是，這一步驟可與前述的步驟結合起來進行，以便使第二鈦層與氮氣氣氛起反應，在對硅化物進行退火的同時形成附加的Ti N。
在硅化步驟之后，對氮化鈦層[22]制作圖形，從而產生出如圖2所示的結構。在本發明的一個實施例中，該實施例不是本發明的最佳實施例，把一種氧化物的硬掩蔽層淀積在起反應的TiN上并對其制作圖形，這也就是說，對一種薄的氧化物層制作圖形，作為一種例子，該氧化物層可以是10000埃的四乙脂基硅烷(tetraethylorthosilane，下文中稱為TEOS)的氧化物層，這種氧化物是從含有TEOS的氣流中淀積出來的，或者該氧化物層可以是1000埃的等離子體氧化物層，這種氧化物是在例如300℃的輝光放電中沉積出來的。接著，這種薄的氧化物層在下一步的Ti N蝕刻中被用作為掩蔽膜。請注意這個實施例和下面所討論的另一個實施例之間的區別，在另一個實施例中是在形成Ti N和Ti Si2的加熱步驟之前對鈦金屬加硬掩膜的，緊接著將這種硬掩膜留在Ti N層的適當部位以防止該部位被蝕刻。接著采用諸如CF4+5%O2之類的氣體成份的蝕刻劑對這一薄的氧化物層制作圖形。接著采用第二蝕刻步驟，例如是采用在H2O2加NH4OH中的濕蝕刻，按照制作在氧化物硬掩膜中的圖形對Ti N層[22]制作圖形，該步驟不把硅化物層[20]或側壁氧化物層[18]蝕刻掉。
作為一種替換，為了有更好的粘著力，還可以采用一種硬化的光致抗蝕劑，因而該光致抗蝕劑能抵抗TiN濕蝕刻溶液的腐蝕或剝離，而不需要氧化物硬掩蔽層。這一實施例的成功也是得到實驗證明的。
作為又一種替換，可以對沒有起反應的鈦或者對起了反應的互連層采用圖形化的注入(例如，氧注入)，以便獲得對剝落的不同抵抗力。在這種情況中，為了使注入物質在化學上更好地結合，可能要求進行另一次退火。例如，已經發現，任何因疏忽而引起的氧氣污染會使已經起反應的氮化鈦層難于剝落，所以我們相信圖形化的氧注入在實現對起反應的層的選擇蝕刻方面應當是非常有效的。
作為又一種替換，可以使用相對于氧化硅和硅化鈦對TiN表現出選擇性的蝕刻劑，代替采用氧化物硬掩膜。一般來說氯基和氟基物質的化學組成和性質對于這種蝕刻是最適合的，在下文中將以非常詳細的方式來描述若干碳氟化合物基的蝕刻劑的化學組成和性質。
對于Ti N層來說，一種在目前實行的蝕刻工藝是采用一種干/濕結合的蝕刻，干蝕刻劑是CF4(200標準立方厘米)1He(50標準立方厘米)，在一塊單片的反應器中進行。這種反應器具有0.3英寸的電極距離，200瓦特(W)的功率，一乇(Torr)的壓強，并且襯底加熱到50℃。濕蝕刻是在具有H2O2和NH4OH的稀釋溶液的超聲(Megasonic)槽中進行的。超聲攪拌的工作循環比標準的超聲剝落工藝低。在目前使用的干/濕工藝中，大約有80%的Ti N是通過干蝕刻來加以蝕刻的，其余的部分是通過濕蝕刻去除的。Ti N相對Ti Si2的干蝕刻選擇性接近于2.5∶1。因此，在干蝕刻期間大約有200埃到300埃的Ti Si2被蝕刻掉，在氮氣氛反應步驟期間被制作在Ti Si2頂部的Ti N為400埃左右，這樣就會導致硅化物的薄層電阻率下降15至20%。通過對標準的超聲剝落工藝進行修改，即通過采用稀釋溶液和有荷因數減少的辦法來降低它對光致抗蝕劑的侵襲。實驗結果表明，在濕蝕刻劑中蝕刻15分鐘后，抗蝕劑沒有消除。在干/濕Ti N蝕刻工藝中采用9分鐘的濕蝕刻。隨著干蝕刻劑的選擇性的改進，濕蝕刻的作用將降低到絲蝕刻的地位。
下面是對TiN進行蝕刻的、一組作為例子的試驗條件。
1.干蝕刻·70℃的襯底·試劑CF4(200sccm)+He(50sccm)·硅電極反應器·0.3英寸的電極間隔·200瓦的功率·1乇壓強2.濕蝕刻·稀釋的H2O2和NH4OH溶液·用超聲波攪拌·9分鐘這些條件將給出CF41秒鐘的滯留時間，這是根據體積加以計算出來的，即略去了游離作用。已發現在采用這樣一種基于CF4的Ti N蝕刻工藝時，硅電極與陽極氧化的鋁電極相比具有明顯的優點，估計可以提供一種缺少氟的等離子體。下面將一般性地列出這兩種電極的蝕刻速率的結果硅電極陽極氧化的鋁電極TiN2250埃/分鐘2600埃/分鐘Ti Si2850埃/分鐘 1600埃/分鐘AZ-1400(抗蝕刻)5500埃/分鐘8400埃/分鐘Ti N與Ti Si2蝕刻速率之比和Ti N與光致抗蝕劑蝕刻速率之比的下降說明，在這些材料中間達到一種良好的選擇性方面，缺少氟的等離子體的重要性。對這種化學組成和性質的其它材料的蝕刻速率包括熱氧化物，4750埃/分鐘;AZ1400，5500埃/分鐘;Kodak820，3300埃/分鐘。在這些結果中的低劣的抗蝕劑和氧化物的選擇性表明，不能僅僅使用干蝕刻。然而，把硅襯底的溫度從50℃增加到70℃就能使抗蝕劑選擇性提高25%。
這也就是說，“缺少氟”的等離子體是這樣一種等離子體，即在這種等離子體中，氟原子與其它原子之比，或者至少是氟原子與由源氣流的原子種類之比，在等離子體放電體積中是比在源氣流中小的。例如，在已描述過的CF4蝕刻劑的化學組成和性質方面，氟原子與碳原子在源氣流中的比例是4∶1，在這種源氣流中，基本上所有的碳和所有的氟都是作為CF4出現的。但是在等離子體中，這種比例要小得多，例如是3.5或更小些，這種等離子體包括CF4，還包括諸如自由的氟離子，CF2，CF3等等種類的基。注意，由襯底中產生的碳原子在此處沒有計算在內，作為一種例子，這種碳原子可以是從光致抗蝕劑中釋放出來的揮發物。通常被蝕刻的表面本身將消耗一些氟，從而導致輕微的缺氟，但是本發明中有這樣一種教導，應該通過增加滯留時間和通過在極接近于輝光放電處采用一種氟穴來增強這種缺氟。這種氟穴可以把氟優先地從等離子體中除去。作為一種例子，在目前的最佳實施例中，硅電極起到了氟穴的作用，因為它將不斷被蝕刻而形成Si F4。也能采用具有揮發性的氟的、諸如石墨之類的其它材料。
任何氟的排放將對于Ti N進行自由地蝕刻，但是單一的氟排放也將迅速地對Ti Si2進行蝕刻;問題在于應該在對Ti N進行蝕刻的同時對Ti Si2具有某種選擇性。
還應當加以注意的是與無機的諸如SF6，NF3之類的氟源不同，采用碳氟化合物本身是具有特殊的優點的。當CFx原子團來到Ti N上時，碳能作為氰原子團CN移去，這種原子團迅速地重新結合以形成諸如(CN)2，HCN或FCN之類的揮發性的形式，但是當CFx原子團碰到硅化物上時，就不存在如此容易地去掉碳的方法來自于吸附物質的表面碳因此將和鈦原子爭著與氟原子起反應，從而會延緩形成Ti F4的速率，因此也就延緩了蝕刻的速率。所以，由于一些諸如BF6或Si F4之類的氟核不具有揮發性的氮，它們是不適用的。其它的諸如SF6的氟源也是不適用的，因為它們是非常豐富的氟源;例如，SF6迅速地分解而形成SF4，并且還可以繼續分解以形成SF3原子團，等等。
與此相對照，CF4是一種溫和得多的、含量較小的氟源。為了實現缺氟現象，采用一種輕微的而不豐富的氟源是最為有利的。
此外，采用低的氣流速率也可以增加等離子體的缺氟現象，但也增加了聚合物淀積的速率。為了阻止聚合物的淀積失去控制，最佳實施例中采用升高襯底溫度的辦法，例如可以是70℃。在給定的條件下，溫度加到70℃時，可以實現較好的Ti N∶Ti Si2的選擇性。氣流速率最好是能在1秒鐘內兩次以上置換與生長消耗等量的體馥。較高的襯底溫度也是有優點的，這是因為它們增加了Ti F4蝕刻產物的揮發性能，它既有助于增加蝕刻的速率，也有助于提高對光致抗蝕劑的選擇性。
因此，由本申請所教導的Ti N的蝕刻方法的一些重要特征包括最好采用諸如CF4之類淡的氟源;最好采用諸如硅或石墨之類的還原電極以消除氟;最好采用一種較低的流速以增加等離子體的缺氟現象從而增加Ti N∶Ti Si2的蝕刻選擇性;在蝕刻期間最好使襯底的溫度上升到60℃到100℃之間的范圍內。
還應當注意到的是，如果改變工藝條件，TiN層也許會具有較高的氧含量，從而也就更難于用已給出的濕蝕刻來進行清除。這樣一種實施方式中，采用一種被描述為一攬子蝕刻的這樣一類干蝕刻化學過程，這對于剝落TiN層也許是更為合適的，必要時采用較高的壓力以提供各向同性。
下面是按照本發明一個實施例來對局部互連制作圖形的一種作為例子的工藝流程1.對TiN局部互連制作圖形采用1400-27或1400-31抗蝕劑。
2.將抗蝕劑烘硬到120℃。
3.對TiN進行等離子體蝕刻·氣體CF4(200sccm)1He(50sccm)·壓強1乇·時間25秒(1000埃的TiN層中有90%被蝕刻掉;也就是說，TiN蝕刻速率大約是36埃/秒)·功率200瓦·襯底溫度50℃4.在超聲中剝落Ti(例如，一種用超聲驅動的濕蝕刻槽)·溶液NH4OH(3000cc)1H2O2(1750cc)1H2O(24000cc)·時間9分鐘·功率250瓦·有荷因數10%至20%，60秒周期
5.對抗蝕劑灰化60分鐘。
6.溶劑抗蝕劑剝落R-10，50c，10分鐘。
7.清洗·溶液HCl(37%-38%的濃度)∶H2O＝1∶1·時間20分鐘8.Ti Si2/Ti N的退火30分鐘，含有N2的氣氛(例如形成氣體)，800℃溫度9.淀積MLO，例如5000埃的PSG10.制作圖形和蝕刻接觸11.除膜·溶液1%(以容積計)緩沖的HF;
緩沖的HF溶液是一種混合物，NH4F∶H2O＝49∶11(按重量計算)·時間60秒12.其余的常規步驟，例如淀積金屬并制作圖形，接觸(Vias)和第二金屬(如果采用的話)，保護層等等。
根據要求對TiN層[22]制作了圖形之后，為了產生一種如圖中的結構，最好是采用第二退火步驟把硅化物層[20]的薄層電阻降低到每方一個歐姆或者更少。這種第二熱處理步驟最好是在處于大氣壓力的氬氣環境中，以800℃的溫度執行30分鐘，但是這些參數是可以變的。例如加熱的溫度可以在750℃到875℃的溫度范圍內，或者更寬的范圍中，這一步驟的其它工藝條件也是可以改變得更寬一些。
正如已經指出的那樣，在最初的硅化步驟之后，氮化鈦層[22]不一定必須是完全理想的配比。也就是說它可以含有過量的鈦或氮。出現過量的鈦是有優點的，這是因為在一些實施例中它能使有選擇地除去氮化鈦層[22]更為方便。如果不希望將過量的鈦留在最后的集成電路中(因為鈦是非常易發生反應的)，可以在最初沉積一較薄的鈦層。或者通過在含氮氣的氣氛中進行一次退火步驟，可以將任何過量的未起反應的鈦除去。
事實上，采用一種閃光燈或激光器加熱或者其它的瞬態的加熱方法，也可以將硅化過程作為一種瞬態的加熱過程來執行。這樣有助于將較高百分比的未起反應的鈦原子留在氮化鈦層中，正如已指出的那樣，這樣可以為制作圖形提供方便，然后在其后的退火步驟中加以處理。
在最后的降低硅化物薄層電阻的退火被執行了以后，工藝就按常規的方法進行下去。例如，現在可以淀積一種層間電介質，例如是一種1000埃的、低壓化學汽相淀積的(下文稱CVD)墊襯氧化物，再加上一微米的硼磷硅酸鹽玻璃，接著在層間電介質中刻出接觸孔，形成有圖形金屬層，從而實現所需要的電氣互連的圖形。
最好加以采用的，對于后繼工藝的唯一改進是穿過層間電介質的接觸孔蝕刻最好是一種能在氮化鈦上停止的化學蝕刻過程。這一點意味著能將氮化鈦層[22]用作為在接觸孔底部的擴散屏障，同時還意味著允許溝的接觸疊加到場氧化區[26]上，這是因為在接觸的蝕刻期間，氮化鈦層[22]將阻止從底部切去場氧化物[26]的暴露部分。通常的諸如CF4+5%O2的氟基氧化物蝕刻劑是能合理地對Ti N加以選擇的。
能獲得一種制成圖形的局部互連層的另一種途徑是在一氮氣環境中使鈦起反應的步驟之前淀積一層薄的硬掩蔽層并制作圖形。例如，一種1000埃的等離子體氧化物層，例如可以是在一較低的溫度(例如300℃)下淀積在等離子體反應器中的氧化硅，這樣就會產生一種密度相當低的氧化物。這種等離子體氧化層可以淀積在鈦金屬上，然后對其進行蝕刻以便按人們所希望的圖形對局部互連層進行掩蔽。蝕刻可采用一種諸如CHF3+C2F6+O2+He的氧化物，這種氧化物對鈦具有選擇性，以便使等離子體氧化物底下的鈦層能提供一種蝕刻阻擋作用。并在產生Ti N和Ti Si2化合物的反應期間被留在適當的部位。在鈦金屬和等離子體氧化物之間將有有效的反應。用盧瑟福背散射分析揭示了在等離子體氧化物層底下的鈦金屬所具有的氧原子對鈦原子的比例為0.69∶1。而位于場氧化物上時，并在反應步驟期間暴露在氮氣環境中的氮，氮原子和鈦原子的比例為0.25∶1左右。這種高的含氧量不足以破壞鈦的金屬導電性能，但是卻對蝕刻產生了相當大的抵抗力。(Ti O2是一種極端穩定的、非常難于蝕刻的化合物)。通過后繼反應步驟，殘留的金屬鈦能轉變成氮化鈦和/或硅化物。通過實驗已經發現，這種工藝可以提供一種具有上面所描述的方法的大多數或全部有價值的特性的局部互連，盡管這樣提供的互連最初不是Ti N，至少在對硅化處理采用快速熱退火的場合是這樣的(它的氮原子的百分比遠遠低于1%，在等離子體氧化物掩膜的角部有可能例外)。注意，經過Ti N蝕刻步驟，等離子體氧化物掩膜保留在適當的部位。在加熱爐退火之后，位于氧化物掩膜之下的材料空間是些什么材料并不太清楚的，有可能是些不同的材料，這些材料可能是Ti/Ti O2或Ti/Ti N/Ti O2或Ti N/Ti O2或Ti/Ti N/Ti Si2/Ti O2的混合物。總而言之，經過實驗證明這種工藝可以提供具有上面所描述的方法的大多數或全部有價值的特性的局部互連。注意，經過Ti N蝕刻步驟，等離子體氧化物掩膜保留在適當的部位。
由這另一實施例所引入附加部分的氧可能會在至少兩方面具有很大的優點。第一，因為Ti O2的化學性質很不活潑，它增加了局部互連層的強度，以便在接觸孔部位起到蝕刻阻擋作用。第二，Ti N層的蝕刻變得更為簡單;在硬掩膜之下的層中高百分比的氧使得能對Ti N進行濕蝕刻，而不會過多地刻蝕用硬掩膜制成圖形的互連。用于此種目的的一種作為例子的濕蝕刻劑可以是室溫下溶于水的NH4OH+H2O2，但是也可以采用其它許多濕蝕刻化學劑。
也就是說，硅化鈦一般來說是給出了一個粗糙的表面，因而，使人感到驚喜的是在氧化物掩膜之下的鈦與氧化物掩膜起反應從而形成了用作表面密封層的鈦氧化物。這種含有豐富Ti O2的表面層在濕蝕刻期間避免了蝕刻劑向層內遷移，從而實現了上述簡單的濕蝕刻工藝。
在本實施例的另一種變體中，在硅化加熱步驟(在給出的例子中是溫度為675℃的步驟)之后和在退火步驟(在給出的例子中是溫度為800℃的步驟)之前，將等離子體氧化物硬掩膜剝掉。通過確保在這一高溫步驟中存在一個氮氣環境，硅和雜質向外擴散的任何可能性都被排除。同時其余的在第一加熱步驟中受到氧化物掩膜保護的金屬鈦基本上將全部轉變為氮化物，提供了如上所描述的附加擴散屏障的優點。另一個(不是最佳)用于NMOS工藝或有兩種類型多晶硅的一些CMOS工藝中把形成圖形的鈦轉變成一穩定導電體的替換方法是在不含有氮氣的環境中進行高溫退火，因而硅的外擴散能把在局部互連條中的鈦金屬轉變成硅化鈦。
注意，氧化物硬掩膜并不是非剝去不可-它也可以在本工藝的其余步驟中留在其位置上。
這種實施例的一個非常重要的優點在于不需要進行TiN蝕刻一只要用標準的清洗溶液就可以除去TiN。這樣，這種實施例或許就是所有實施例中最適合于轉用到制造環境中去的實施例了。
這種實施例的另一個優點在于，由于幾何形狀限制步驟僅僅是一種氧化物蝕刻，所以它很容易增大規模。
在圖3中表示了本發明的器件適用范圍的一個例子。圖3表示了一種CMOS倒相器，在這一倒相器中輸入信號加在多晶硅線條[106]上，它既對位于PMOS溝區[104]中的PMOS晶體管[110]又對位于NMOS溝區[102]中的NMOS晶體管[112]進行控制。金屬接觸[120]把PMOS晶體管[110]的一個源極/漏極接到電源上，并使NMOS晶體管[112]一個源極/漏極接地。倒相器由多晶硅線條[122]輸出，(在圖中畫出的部分)多晶硅線條[122]經過場氧化物。注意，這里采用氮化鈦局部互連層[22]來把多晶硅輸出線[122]連接到NMOS溝[102]和PMOS溝[104]上，從而就不再需要任何隱埋接觸。還請注意，氮化鈦層[22]的其它制成圖形的部分是安置在金屬接觸部位[120]之下，從而使得處于適當位置處的氮化鈦層能夠使金屬接觸[120]疊加到場氧化物上，并且還能在金屬接觸的底部提供一擴散屏障。
圖4表示一兩級倒相器的剖面圖，將其作為將本發明引用到更復雜的CMOS邏輯結構中的一個實例。制成圖形的局部互連層[202]把在P-井[208]中的N1源/漏區[204]連接到N-井[210]中的P1源/漏區[206]上，也把這兩個源/漏區[204]、[206]連接到為下一邏輯級中的晶體管P2和N1提供輸入的多晶硅化物線條[212]上。這也就是說，在把一級(晶體管P1和N2)的輸出連接到下一級(晶體管P2和N2)的輸入上時不用任何接觸。
這樣，本發明就使局部互連具備了優越性，它能采用一簡化了的工藝序列使溝與多晶硅(Poly)相連或者使溝與溝相連，其中包含使p1溝與n1溝相連。此外，本發明還提供了進一步的優點，它能在接觸孔的底部設置擴散屏障及蝕刻阻止層，從而簡化了金屬接觸的加工工藝，并減少了因過分蝕刻而使場氧化物穿透，因而造成與襯底[10]短路的危險。
通常的6TSRAM單元包含與兩個傳導晶體管(在圖5a中的例子中是晶體管N3和N4)連接在一起的、背靠背耦合的兩個倒相器，以便可選擇地把倒相器的輸出連接到一對位線BL和BL(上橫杠)上。在圖5中，第一倒相器含有晶體管P1和N1，第二倒相器含有晶體管P2和N2。注意，在這種通常的單元中，采用兩個金屬跨接線(在本例中標為MJ1和MJ2)來把每個倒相器中的上拉或下拉晶體管連接在一起。采用這種金屬跨接線浪費了大量的空間。
與此相對照，在圖5b中所示的按照本發明得到的、作為一種例子的SRAM電路中，采用氮化鈦來形成互連，這就不需要上面那些金屬跨接線。也就是說，表示在圖5b中的局部互連L1提供了多晶硅與溝的局部互連的功能。從電路設計者的觀點來看，它們提供的性能與第一接觸(也叫隱埋接觸)所提供的性能非常類似，并且采用氮化鈦層互連具有其它優點。
在先有技術中，在此類電路中采用隱埋接觸是為了省掉跨接線。隱埋接觸是在沉積多晶硅柵極層之前通過對柵極氧化物制作圖形而形成的，目的是形成多晶硅與溝接觸的窗口。然而，由于摻雜劑由多晶硅向外擴散，當MOS技術按比例縮小到亞微米領域中時，用來增加封裝密度的傳統的隱埋接觸工藝就不太令人感興趣了。而且，如采用磷摻雜的多晶硅，隱埋接觸只能用于N-溝道器件。此外，直接對柵極氧化物本身制作圖形是造成工藝難題的根源。這些局限性使傳統隱埋接觸工藝與先進的VLSICMOS工藝不能相兼容，這樣就需要進行改進。
圖7表示與圖5a、5b和圖6中的電路接法等效的電路方框圖。
圖6a至圖6e表示一個采用本發明的氮化鈦局部互連的、用于SRAM單元的、完整的線路圖。注意這種線路圖與圖5b中所示的線路圖不完全一致。在圖5b中，晶體管N2和N4共用一公共的溝，但是在圖6的線路圖中，如同在圖6b和6c中所看到的那樣，晶體管N2和N4位于相互分開的溝中。因此，在圖6c中的單個單元的線路圖中，看到的是6個不同的溝的一部分。盡管一個溝區中可以含有來自于一個以上單元的有源器件，在每個單元中的兩個有源的下拉器件還是被場氧化物(場隔離)分開。這樣，正如下文中將要討論的，就會提供一種重要的在速度方面的優點。
圖5和圖6中的布局圖包括一些為鄰近的存儲器所共有的特性。也就是說，圖6中的單元在其左邊和右邊將和它本身的左-右反轉鏡象所毗鄰，在其上邊和下邊將和它本身的頂-底反轉鏡象所毗鄰，而在其對角線處將被它本身的、左-右和頂-底同時反轉的另一鏡象所毗鄰。這樣，實際上是四個SRAM單元作為一塊的重復幾何圖形。此外，表示在圖6b和6c的右上部的、含有晶體管P2的溝區僅僅是實際制有圖形的溝區的一部分。這也就是說，與晶體管P2右上部的接觸(該晶體管連接在VDD電源上)是在四個相鄰的SRAM單元中間共享的，這些單元中的每一個都具有其自身的與上述接觸相接近的晶體管P2。這樣，在圖中只表示出四分之一的、制有圖形的溝區的實際形狀，與位于其邊上的一個大寫的H的形狀大致上相同。與此相類似，左上角所示的VDD的接觸也通過一個溝區連接到四個鄰近的晶體管P1和四個相鄰的SRAM單元上。鄰近晶體管N1和N2的V的接觸也是共享的，但這些接觸僅僅是在兩個相鄰的單元中間共享。與此相類似在以圖6c中的方向排列的線路圖的底部所示的接觸，也都是在兩個相鄰的SRAM中間共享的。
注意，在圖6c中，局部互連層L1不僅僅是用來把多晶硅層與溝連接起來，而且還是在每個接觸K的部位之下的。在這些區域中的采用制有圖形的氮化鈦提供了一種蝕刻屏障，正如上文中所討論的，這種蝕刻屏障有助于防止因過分地蝕刻而蝕去襯底。
圖6a僅僅表示出一個單元的溝和井面(井區是n-型區域，在那兒形成PNOS器件;溝區限定了襯底中沒有被場隔離物覆蓋的區域)。圖6b表示溝面和多晶硅面(多晶硅面表示出多晶硅線條的部位，這些部位的多晶硅將溝區掩蔽住，使之避開接著進行的源極/漏極注入，從而在多晶硅線條穿過溝區的地方形成有源器件的溝道區)。圖6c表示圖6b的溝面及多晶硅面以及局部互連部位L1(其中氮化鈦留在表面)以及接觸區K。在接觸區K中，通過蝕刻穿通一厚的絕緣層而開出對襯底或對多晶硅的接觸孔。一般來說，這種絕緣層是一種被整體淀積的，被回熔的、和可能被平面化的硅酸鹽玻璃(下文中稱為MLO)，并且，這種絕緣層將使第一金屬與下面的多晶硅線路及溝區隔絕，但接觸孔K已經開出的地方除外。
注意，圖5a中的通常的線路圖中包括一些與多晶硅的接觸以及一些與襯底的接觸。然而，圖6中的線路圖不包括任何與多晶硅的接觸。這是一種優點，其理由如下因為覆蓋在多晶硅線路上的MLO的厚度一般來說將會比覆蓋在襯底區上的MLO厚度薄得多。這種接觸蝕刻(它同時刻出穿過MLO到達多晶硅和襯底的接觸孔)通常必須具有對多晶硅的高度選擇性，假如不希望在多晶硅層接觸孔被開出之后直到襯底的接觸孔開出的整個期間不侵蝕多晶硅(或多晶硅化物，或用作多晶硅層的任何東西)的話。因為按照本發明的SRAM單元在陣列中不需要與多晶硅的接觸，從而就使這種工藝上的約束減為最低限度。
圖6d表示圖6c中的溝和接觸圖形，以及金屬1的圖形。表示在圖6d上部的、金屬1的橫條是VDD供電線，中間的橫條是VSS供電線，而底部的兩個金屬1的部分將與圖6e中所示的通在第二金屬中的位線BL和BL(上橫杠條)形成接觸(采用圖6e所示的VIA圖案)。
一種采用圖5b和6的實施例來產生局部互連的、作為例子的流程如下在制成源極/漏極之后，鈦被全面淀積并在一氮氣環境中起反應，從而在溝區上形成硅化鈦，而在其它地方形成氮化鈦。接著對光致抗蝕劑制作圖形以保護那些人們希望保持局部互連L1的區域(例如象圖6c所示的那樣)，其后再進行等離子體蝕刻。作為例子的一組蝕刻條件是200sccm的四氟化碳(CF4)加上50sccm的氦，總的壓強是1乇，時間為25秒。最初形成的1000埃氮化鈦層在這樣的條件下將被蝕刻掉90%，也就是說，總的Ti N蝕刻速率大約是每秒36埃。在這個實施例中，這一步驟是在一平板等離子體反應器中執行的，其功率為200瓦特，襯底溫度為50℃。
接著，采用濕蝕刻將不需要的氮化鈦層的其余部分剝掉，以避免與細絲短路。一種由氨的氫氧化物(3000cc)加上氫的過氧化物(1750cc)加上水(24×1000cm)構成的溶液由超聲波攪拌9分鐘，攪拌時采用的有荷因數為每60秒10%至20%，超聲波的功率為250瓦特。
接著，采用一通常的灰化步驟，也就是說，在一種灰化劑中放置60分鐘，接著，進行抗蝕劑剝離操作，例如在R-10(一種經常采用的有機抗蝕劑剝落溶液，由在乙醇中的大約70%的diethylemeglycolmonobutylether組成中放10分鐘，溫度為50℃(一種經常采用的有抗機蝕劑剝落溶液，由在乙醇中的大約70%的diethylemeglycolmonobutylether組成，接著在稀釋的HCl(用水進行1∶1稀釋的37%的HCl溶液)中清洗20分鐘。接著，進行一次增強硅化物質量的退火，例如在800℃溫度下進行30分鐘。接著，按慣例淀積MLO層，對接觸制作圖形和進行蝕刻。
然而，在接觸蝕刻后，采用緩沖的HF執行去薄膜步驟，這一步驟是從接觸孔底部清除不希望有的氧化物，氧化物能增加接觸電阻或者甚至使接觸無效。人們發現，如果用氟化銨緩沖的話，緩沖的1%HF至少不會侵襲氮化鈦局部互連層。在執行這一步驟時所采用的一種溶液的成份按重量計算為1%HF∶NH4F∶H2O＝49∶40∶11。
以下的工藝按常規進行，其中包括第一金屬淀積和形成圖形，層間氧化物的淀積，接觸圖案形成，第二金屬淀積和形成圖形以及保護層圖案形成。
還應注意到，在使得覆蓋溝具有良好的低薄層電阻的高溫退火之前，可以不進行如上面所描述的氮化鈦蝕刻步驟，而有可能代之以一種可供替換的方式，即在最初的硅化反應之后就直接躍升到800℃的退火。人們出乎意料地發現，采用這樣的工藝序列，氮化鈦還是能有效地從不希望有的地方剝去。還應當注意的是，在加熱爐反應之前的清洗條件是相當重要的;采用上面提及的稀釋的HCl工作良好，但是用其他清潔液時，有可能在柵極邊緣有氮化鈦細絲，以致于引起溝與溝之間的短路。
在接觸孔中采用局部互連的另一個優點在于，就象人們所知道的那樣，氮化鈦是相當良好的擴散屏障。因此，在這些部位采用鈦局部互連層，就能通過減少鋁和硅之間的擴散效應，而提高器件的成品率和可靠性。
還應當注意到的是，本發明中的單元的面積和現有技術中同樣幾何尺寸的單元的面積相比，不僅在面積效益上提高了20%，而且圖5b和6中的單元的面積受到第二層金屬間距的限制。如果能減小第二金屬間距的話，這種單元就能進一步縮小，這樣也就將有進一步超過常規單元的面積效率的潛在可能性。
本發明的主要優點是減少溝電容。因為接觸圖形不需要把溝接到多晶硅上，就能使溝的面積嚴格保持在最低數值，從而減少了溝結的寄生電容。這種寄生電容的減少直接導致了單元開關速度的改進。可以認為本發明比通常的SRAM單元線路上的溝結電容減少了大約35%，在開關速度方面也有相應的改進。
在接觸孔中氮化鈦的進一步的優點在于，很多諸如C2F6+CHF3+O2+He之類具有良好性能的蝕刻劑對氮化鈦的選擇性優于對硅化鈦的選擇性。這樣一來，通過增加在接觸下面的覆蓋溝的薄層電阻來減少接觸之間的電阻的做法可以減少人們在生產時所擔的風險。
這樣一來，可以認為本發明是第一個提出具有緊湊的幾何形狀的6晶體管SRAM單元，其中，在任何一個單元中會有兩個器件共用一公共的、連續的溝區。這一點是與上面所討論的可減少結寄生電容的優點有關的。
當然，很多種類的SRAM單元能利用本發明所教導的新穎的發明構思全-CMOS6T單元(NMOS下拉和傳導(存取)晶體管及PMOS上拉晶體管)，“倒裝”全-CMOS6T單元(具有PMOS傳導晶體管)，NMOS或偽-NMOS單元(采用線性或非線性電阻或者甚至采用SOI晶體管作為負載元件)，等等。
在本申請中教導的、但又沒有在原始申請中加以充分披露的、另一類非常重要的新穎的實施例提供了一種小型的CMOS集成電路，該電路具有兩種導電類型的、用于柵極層的多晶硅(或者類似的材料)，通過一種基本上含有氮化鈦的，如同原始申請中所教導的那樣一種局部互連將兩種導電類型的多晶硅互相進行電氣連接。
圖8表示這種實施方式的一個例子。在一試樣版圖中表示出來的SRAM單元類似于圖5b的SRAM單元，所不同的只是多晶硅從p-溝道晶體管到n-溝道晶體管是不連續的晶體管p1和P2的柵極是p+多晶硅，晶體管N1、N2、N3和N4的柵極是n+多晶硅。在PMOS面積上的多晶硅暴露于P1源極/漏極注入劑，在NMOS面積上的多晶硅暴露于n+源極/漏極注入劑。如果源極/漏極被補償摻雜了，則多晶硅也將如此。多晶硅在最初淀積時可以不摻雜，或者它可能受到輕度的摻雜(p-或者n-型)，以便按照需要使得p+或者n+多晶硅線條在導電性能上保持平衡。在這種實施例中采用比在這種情況下本來采用的薄一些的多晶硅和/或劑量高一些的源極/漏極注入是較受期望的(盡管不是必要的)。其原因在于(僅作一種例子)能將1500埃深度的源極/漏極摻雜到1E18cm-3的平均濃度的劑量，只能將5000埃厚度的多晶硅摻雜到3E17cm-3的濃度或者更少，具體數量要根據晶粒邊界所吸收的摻雜劑物質以及不能電離的有多少而定。
局部互連結構的另一個非常有用的用途是，在多晶硅工藝中，它可以為第一和第二多晶硅層提供三種互連。也就是說，能夠采用單一的直接反應硅化工藝同時使溝、多晶硅1(部分地)和多晶硅2形成硅化物，在硅化步驟過程中形成的TiN局部互連層能夠被制成圖形，從而把第一多晶硅、第二多晶硅和溝按人們所希望的任何組合方式，在一層互連層中全部連接起來。
這種對局部互連的改進能毫不費力地插入到通常是用于模擬部件的雙多晶硅工藝中去，在這種工藝中，多晶硅層2被用作最初的柵極層，多晶硅層1被用作多晶硅對多晶硅的電容器和/或(有時)電阻器。目前，這種方法一般不允許許多晶硅1和多晶硅2之間的直接連接，而是必須用金屬跨接線。在多晶硅1和多晶硅2及溝之間能夠直接局部互連的話將是有高度優越性的，而本發明的實施例中的TiN工藝流程則允許這樣做。
在模擬工藝中，多晶硅對多晶硅的電介質是薄的，耦合電容很高，但是這種局部互連的改進也能與厚得多的多晶硅對多晶硅的電介質一起采用，從而使多晶硅1和多晶硅2之間的相互干擾降低。例如，1000埃的多晶硅對多晶硅的電介質，其厚度對于很多用途是足夠的，在側壁氧化物細絲過蝕刻時，這種厚度的氧化物是能夠被清除的。
這一點不僅能對模似部分的線路設計及已使用的雙多晶硅工藝的類似場合提供方便，而且還給設計人員提供了一種完全獨立的互連層，這種互連層的額外費用極小并且不會侵入到金屬層中去。這一點對于邏輯線路通常是非常有利的。這一點對于定形的和半定形的線路是特別有利的，這里，設計工藝的一部分要求金屬層盡可能自由地供用戶使用。這一點在存儲器陣列的設計中也是有用的。
這種改進適用于大多數把多晶硅層2用作硅化柵極層的工藝，而與多晶硅層1是否被用作柵極或溝的電容器、或用作多晶硅對多晶硅電容器，或僅僅用作完全獨立的互連層無關。在本工藝中用耐熔金屬互連層代替多晶硅層1也是有可能的，盡管會使這一層的封裝變得更加困難。增加集成度方面的限制因素。把多晶硅層1用作隱埋的互連意味著能夠共享位線，因為能采用雙字線，使得每一字線只能訪問相間的單元，利用多晶硅層1的附加布線能力，讓線路通過井邊界上的浪費掉的(未充分利用的)空間，就可以使將雙字線通過不需要的單元的困難問題得到解決。
這種能力在增大規模的CMOS中也是有用的，其中的多晶硅層1可以摻有p1雜質并用于PMOS柵極，多晶硅層2可以摻n1雜質并用于NMOS柵極。Ti N的擴散阻擋特性意味著短距離的p+和n+多晶硅能夠采用Ti N條拼接在一起，以形成在電氣上有效的路徑，而不必耽心補償擴散。對亞微米CMOS采用Ti N來連接p+和n+多晶硅化物柵極的優點在上文中已指出來了;在這一實施例中的另一個啟發是能夠通過兩個不同層次的多晶硅1和多晶硅2而不是通過對單一多晶硅層進行注入來提供p1和n1多晶硅化物柵極部分。
這種能力在高壓CMOS電路中也可以是非常有用的，在此電路中，一層多晶硅用于高電壓晶體管的柵極，另一層用于普通邏輯的柵極。例如，本文中所描述的三種互連工藝允許低壓晶體管的多晶硅1柵極局部地連接到低壓或高壓晶體管的溝上，允許高壓晶體管的多晶硅2柵極局部地連接到低壓或高壓晶體管的溝上，還可允許低壓晶體管的源/漏區與高壓晶體管的源/漏區互連，還允許多晶硅1柵極直接連接到多晶硅2柵極上。這種高壓晶體管將被制成具有比低壓晶體管高的從源極到漏極的穿通電壓和/或具有比低壓晶體管高的源極/漏極結上的擊穿電壓和/或高的柵極對源極的擊穿電壓。為了達到這一點，作為一種例子，可以對多晶硅2制作圖形以便形成具有較長有效溝道長度的高壓晶體管，在對多晶硅1制作圖形后再進行一次VT或LDD注入。在一個可作進一步替換的實施例中，如果側壁氧化物是制作在多晶硅1和多晶硅2兩者之上的話，這種線路和氧化物細絲淀積就可以調節得使多晶硅1柵極具有兩個側壁氧化物細絲，因此高壓晶體管(在本實施例中是在多晶硅1中)的LDD區，與低壓晶體管相比在柵極邊緣和重摻雜的源/漏區之間具有更大的間隔。此外，用于高壓器件的柵極氧化物能很方便地制作得更厚一些，因為兩層柵極氧化物是在分開的步驟中生成的。作為一種替換，也可以采用一掩模井注入，以便使高壓晶體管(至少是NMOS晶體管)在溝道中將具有與低壓晶體管不同的襯底濃度。例如可以通過井注入或通過源極/漏極注入來進行補償摻雜，以便使得一種類似的NMOS晶體管可以具有補償摻雜后的源極/漏極或井(即也暴露于PMOS器件的相應的注入)，把其他類型NMOS晶體管相對于PMOS(補償摻雜)注入掩蔽起來。這種電路可以包括EPROM，高壓驅動器(用以對模擬、高壓和/或芯片外的功率器件進行控制)，和/或控制邏輯。
下面是這種實施方式的一個作為例子的工藝流程1.形成溝和場隔離區。
2.生長柵極氧化物，并淀積多晶硅1、對之進行摻雜和制作圖形。
3.將溝去膜和生長例如厚度為200埃的新的柵極氧化物。這一步驟還將在多晶硅層1生成例如是750埃的較厚的氧化物。
4.淀積多晶硅2，例如厚度可以是4000埃，摻有POCl3雜質。
5.對多晶硅2制作圖形和進行蝕刻。
6.如果需要的話，進行LDD注入。
7.側壁氧化物淀積敷形氧化物和進行過蝕刻以便留下側壁氧化物細絲，并從多晶硅1的暴露在外的部分的上部將氧化物清除掉。在細絲過蝕刻時能清除1000埃的氧化物的過蝕刻是眾所周知的。
8.進行源極/漏極注入(對多晶硅1和多晶硅2柵極自對準)，如果是CMOS則進行掩蔽。
9.全面淀積鈦，再將鈦在675℃的N中加熱30分鐘以便在暴露在外的溝和多晶硅線路上形成Ti Si2，而在別處形成Ti N。這時多晶硅2在任何地方都將是硅化物覆蓋層，多晶硅1在任何地方也都將形成硅化物，但與多晶硅2相交的地方除外。溝在任何地方也將被形成硅化物，但在多晶硅1和多晶硅2部位處的除外。
10.對TiN制作圖形，以便在溝、多晶硅1和多晶硅2之間按人們所希望的任何圖形形成局部互連。
11.以800℃的溫度進行退火，以便使S/D注入劑活化和降底硅化物的薄層電阻。
12.繼續進行常規的MLO，形成接觸圖案、金屬等等工藝步驟。
在另一實施例中，多晶硅對多晶硅的電容器采用氮化物電介質，下面是一種作為例子的生產流程，1.形成溝和場隔離區。
2.淀積第一多晶硅和對其進行摻雜。
3.通過例如生長和剝落作為犧牲的氧化物、生長100埃的氧化物和淀積100埃的LPCVD氮化物，在第一多晶硅上形成起防護作用的電介質。這種氮化物將在第二柵極氧化物生長步驟期間提供一種防護，以免在多晶硅1上有不受控制的氧化物生成。
4.對氧化物/氮化物/多晶硅疊層制作圖形和進行蝕刻。
5.將暴露在外的溝部分去膜(縮短氧化物蝕刻以便不從第一多晶硅上除去保護性的電解質)。
6.生長一種新的例如200埃的柵極氧化物。這樣也會在多晶硅1的保護電介質的表面上把50埃左右的氮化物轉變成氧化物，并將有助于使多晶硅1封裝中的任何針孔氧化和鈍化。
7.淀積第二多晶硅，其厚度例如是4000埃并摻有POCl。作為一種并非最理想的方式，可將這一層制作得比通常厚得多以便在細絲的過蝕刻中提供更大的余地。
8.對多晶硅2制作圖形和進行蝕刻。
9.如果需要的話進行LDD注入。
10.側壁氧化物淀積敷形氧化物和進行過蝕刻。細絲的過蝕刻也將從第一多晶硅層清除氧化物/氮化物/氧化物疊層。這一步驟將在多晶硅2和多晶硅1上提供側壁氧化物。
11.進行源極/漏極注入，如果是CMOS則進行掩蔽。
12.全面淀積鈦，例如在室溫下濺射1000埃，再將鈦在675℃的N中加熱30分鐘以便在暴露在外的溝和多晶硅線路上形成Ti Si2而在其它地方形成Ti N。
13.對TiN制作圖形以便在溝、多晶硅1和多晶硅2之間按人們所希望的任何圖形形成局部互連。
14.以800℃的溫度進行退火，以便激活S/D注入劑和降底硅化物的薄層電阻。
15.繼續進行層間電介質、接觸蝕刻、金屬化等等常規工藝步驟。
在這種方法上的一種可能的制約是構形采用一種要求多晶硅1的邊緣和多晶硅2的邊緣之間有一最小偏差的設計規則或許是合適的。
作為一種選擇，第二多晶硅層可以被沉積到比一般的層顯著厚的程度，例如一直可以到10000埃，可以可以在細絲的過蝕刻中提供更大的余地從而在多晶硅2和多晶硅1交叉處避免氧化物細絲。這樣一種細絲會在疊加在多晶硅2層上的硅化物層中引起斷路，因此而增加多晶硅2的串聯電阻。如果要將多晶硅2層制作得極厚，則通過把多晶硅2淀積成一種層狀的結構可使晶粒大小保持在比最小的線寬小的程度(在另一實施例中)。例如，可以通過短時間改變淀積過程中的氣流而在厚的多晶硅層中間夾進一個非常薄的疏松電介質層，該層薄得足以利用隧道效應使導電很容易進行，例如，30A厚的氮氧化物。低溫淀積(例如可以低到560℃)對于保持微小的晶粒尺寸或許是有用的。在這種實施例中，采用一種對氧化物有極高選擇性的多晶硅蝕刻或許也是符合人們的愿望的，以便可以使多晶硅蝕刻中的過蝕刻部分不會穿蝕多晶硅越過溝處的柵極氧化物。例如，采用硼基化學品(諸如HCl+HBr)的蝕刻很容易在生產環境中提供30∶1或者更好的選擇性能。這一類實施例中的另外一些可供選擇的特征是利用了一種禁止形成從金屬直接到多晶硅2的接觸的設計規則。在本發明中，這樣一種設計規則較之于所采用的其它方法來說，其麻煩的程度要低一些。因為可以采用一段短的局部互連把多晶硅2連接到場氧化物上或多晶硅1的扦頭狀部分上的接觸區上。通常，在多晶硅2與多晶硅1交疊處禁止金屬與多晶硅2接觸，即使不將多晶硅2作得非常厚時也是這樣。
在進一步的實施例中，能夠采用一種對氧化物略有選擇性的化學物質來進行細絲蝕刻，例如這種化學物質是NF3(在8110芯片中，氮化物/氧化物的比例大約是2∶1)或Si F4(它對氮化物的蝕刻與對氧化物的蝕刻之比大約為4∶1)。在側壁氧化物細絲蝕刻期間，采用2∶1的氮化物/氧化物的比例和1000埃的過蝕刻時，就能從多晶硅1暴露在外的平坦的表面處清除2000埃那么多的氮化物。
還應當注意到，本發明不僅允許有與溝的局部接觸，而且還允許與隱埋的擴散有接觸，也就是說被足夠厚的氧化物(例如是1000埃)覆蓋的擴散，它不必要在多晶硅越過它的每一個點上都出現有源器件。例如，這種多晶硅柵極層的細絲過蝕刻能夠采領先充分的過蝕刻來進行以便把在所有被暴露在外的區域中的隱埋擴散清除，從而使硅化過程發生，TiN條能夠把隱埋的擴散連接到多晶硅1，多晶硅2等上。
本發明的這一實施例作為制作SRAM單元的方法也是有利的。在這種單元之中，采用一個電阻器來將PMOS鎖存器與NMOS鎖存器分開，以便將瞬態事件造成失常的機會減至最低限度。對于這樣一類結構，第一多晶硅能用來在池邊界上形成緊湊的電阻器，TiN局部互連能用來形成與這些電阻器的局部連接而不需要與金屬接觸。
本發明的這一實施例還提供了一種(即便是不太上乘的)用來解決在雙多晶硅工藝中非常普遍的問題在多晶硅層2上形成側壁氧化物細絲也傾向于把氧化物細絲留在多晶硅2交疊在多晶硅1的地方，而這些不希望有的細絲將在多晶硅2的硅化過程中會引起斷路。在規則圖形中的這些斷路能引起額外的串聯電阻。在很多方法中，通過把側壁氧化物放到多晶硅1上可以避免這些細絲，但是，如果需要的話，采用本發明可以通過TiN跨接線把這些細絲搭接起來的方式;把這些斷路連起來。
此外，雖然本申請主要涉及到的是鈦基薄膜化合物，但其它的金屬也是能用來替換的。例如，有很多金屬只要它是1)與硅起反應形成導電性的和穩定的硅化物，和2)它的氮化物是2a)導電的和2b)穩定的和2c)合理的擴散屏障，就能用于直接反應形成硅化物和同時形成導電的氮化物，這種氮化物能用來形成本發明中的局部互連。可供選擇的金屬包括鉬、鎢、釩、鈷及其它。
當然，在本申請中如此頻繁地涉及到的這種多晶硅柵極層(或多晶硅1和多晶硅2柵極層)不一定非得是嚴格意義上的多晶硅，但可以基本上是多晶體、非晶體并含有大部分的硅;在這方面，硅化物和多晶硅/硅化物三明治式的結構肯定是被包括進去的。在將來的工藝中具有相似的淀積和電阻特性的三明治結構也可以代替本發明中多晶硅的位置。
還應當注意，本發明對于在許多方面與上述所描述的有相當大不同的、極為多種多樣的工藝都是適用的。例如，本發明對于SO1工藝或者對于采用溝道晶體管的工藝以及更為普通的、在本文一開始就描述過的塊CMOS工藝也都是適用的。
對熟悉本技術領域中的人員來說，不難理解，可以對本發明作出廣泛的改進和改變，除了在下述權利要求中所闡明的之外，本發明的范圍不應受到任何限制。
權利要求
1.一種靜態的隨機存取存儲器單元，其特征在于，它包括第一和第二交叉耦合的倒相器，上述每個倒相器含有--上拉晶體管-和一下拉晶體管第一和第二存取晶體管，它們可選擇地將上述第一倒相器的輸出連接到第一位線上，并把上述第二倒相器的上述晶體管的輸出連接到第二位線上其中，上述單元中每個單元里的上述各個下拉晶體管都制在一公共襯底中，并由場隔離區將彼此隔開其中，上述單元之中每個單元里的上述各個上拉晶體管都制在一公共襯底中，并由場隔離區彼此隔開，其中，所有與上述單元中每個單元相連接的上述各個存取晶體管都一制在一公共襯底中一并且由場隔離區*相互隔開*與在上述單個單元里的上述上拉晶體管中的每一個隔開*與在上述單個單元里的上述下拉晶體管中的每一個隔開
2.據權利要求1所述的靜態隨機存儲器單元，其特征在于，該存儲器單元進一步包括第一和第二存取晶體管，上述第一和第二存取晶體管分別連接到上述第一和第二倒相器的輸出節點上。
3.一種靜態隨機存取存儲器單元，其特征在于，該存儲器單元包括第一和第二交叉耦合的倒相器，上述每個倒相器含有-一驅動晶體管-和一負載元件第一和第二存取晶體管，它們可選擇地將上述第一倒相器的輸出連接到第一位線，并將上述第二倒相器的上述晶體管的輸出連接到第二位線上;其中，上述單元中每一個單元里上述各個的下拉晶體管都制在一公共襯底中，并由場隔離區相互隔開，其中，所有與上述單元中每個單元相連接的上述各個存取晶體管;-制在一公共襯底中-并且由場隔離區＊相互隔開＊與在上述單個單元里的上述驅動晶體管中的每一個隔開
4.據權利要求3所述的靜態隨機存儲器單元，其特征在于，上述負載元件包括一PMOS晶體管。
5.據權利要求3所述的存儲器單元，其特征在于，上述負載元件包括一非線性的電阻元件。
6.據權利要求3所述的存儲器單元，其特征在于，上述負載元件包括一個具有多晶體溝道區的有源器件。
7.據權利要求3所述的存儲器單元，其特征在于，該存儲單元進一步包括第一和第二存取晶體管，上述第一和第二存取晶體管分別連接到上述第一和第二倒相器的輸出節點上，
8.據權利要求7所述的存儲器單元，其特征在于，上述負載元件包括一PMOS晶體管，上述驅動晶體管和上述存取晶體管全都包括NMOS晶體管。
9.據權利要求7所述的存儲器單元，其特征在于，上述負載元件包括一NMOS晶體管，上述驅動晶體管和上述存取晶體管全都包括PMOS晶體管。
10.據權利要求7所述的存儲器單元，其特征在于，上述負載元件包括一具有多晶體溝道區的有源器件，上述驅動和存取晶體管含有具有晶體溝道區的NMOS晶體管。11、一種靜態隨機存取存儲器單元，其特征在于，該存儲單元包括第一和第二交叉耦合的倒相器，上述每個倒相器含有-一上拉晶體管-和一下拉晶體管-上述每個上拉晶體管和上述每個下拉晶體管＊具有一晶體溝道，其源極與一基本上是恒定的電壓相連＊和具有一絕緣柵，它電容性地耦合到上述溝道上＊和具有一漏極，上述第一倒相器中的上述上拉晶體管和下拉晶體管中至少一個晶體管的上述柵極通過一局部互連層連接到上述第二倒相器中的上述上拉晶體管和上述下拉晶體管中至少一個晶體管的漏極上，-上述局部互連層具有比上述第一倒相器中上述上拉晶體管的上述柵極厚度小的最小厚度-并且直接與上述柵極和上述漏極形成歐姆接觸。
12.據權利要求11所述的存儲器單元，其特征在于，上述局部互連層-包括相當大百分數的氮化鈦。
13.據權利要求11所述的存儲器單元，其特征在于，上述局部互連層-主要由氮化鈦組成。
14.據權利要求11所述的存儲器單元，其特征在于，上述局部互連層-厚度小于2000埃-薄層電阻小于每方10歐姆。
15.據權利要求11所述的存儲單元，其特征在于，上述第一倒相器的上述下拉晶體管由場隔離區與上述第二倒相器的上述下拉晶體管隔開。
16.據權利要求11所述的存儲單元，其特征在于，該存儲單元進一步包括第一和第二存取晶體管，上述第一和第二存取晶體管分別連接到上述第一和第二倒相器的輸出節點上。
17.一種靜態隨機存取存儲器單元，其特征在于，該存儲單元包括第一和第二交叉耦合的倒相器，上述每個倒相器包括-一驅動晶體管-和一負載元件-上述每個驅動晶體管＊具有一晶體溝道，其源極與一基本上恒定的電壓相連＊具有一絕緣柵，它電容性地耦合到上述溝道上＊和具有一漏極上述第一倒相器中的上述驅動晶體管的上述柵極通過一局部互連層連接到上述驅動晶體管的上述漏極上。-上述局部互連層具有比上述第一倒相器中的上述上拉晶體管的上述柵極厚度為小的最小厚度-并與上述柵極和上述漏極直接形成歐姆接觸。
18.據權利要求17所述的存儲器單元，其特征在于，上述局部互連層-含有相當大百分比的氮化鈦。
19.據權利要求17所述的存儲器單元，其特征在于，上述局部互連層-主要由氮化鈦組成。
20.據權利要求17所述的存儲器單元，其特征在于，上述局部互連層-厚度小于2000埃-具有小于每方10歐姆的薄層電阻。
21.據權利要求17所述的存儲器單元，其特征在于，上述第一倒相器的上述下拉晶體管由場隔離區與上述第二倒相器的下拉晶體管隔開。
22.據權利要求17所述的存儲器單元，其特征在于，上述負載元件包括一PMOS晶體管。
23.據權利要求17所述的存儲器單元，其特征在于，上述負載元件包括一非線性電阻元件。
24.據權利要求17所述的存儲器單元，其特征在于，上述負載元件包括一具有多晶體溝道區的有源器件。
25.據權利要求17所述的存儲器單元，其特征在于，該存儲器單元進一步包括第一和第二存取晶體管，上述第一和第二存取晶體管分別連接到上述第一和第二倒相器的輸出節點上。
26.據權利要求25所述的存儲器單元，其特征在于，上述負載元件包括一PMOS晶體管，上述驅動晶體管和上述存取晶體管全都包括NMOS晶體管。
27.據權利要求25所述的存儲器單元，其特征在于，上述負載元件包括一NMOS晶體管，上述驅動晶體管和上述存取晶體管全都包括PMOS晶體管。
28.據權利要求25所述的存儲器單元，其特征在于，上述負載元件包括一具有多晶體溝道區的有源器件，上述驅動和存取晶體管包括具有晶體溝道區的MOS晶體管。
29.一種靜態隨機存取存儲器單元陣列，其特征在于，該存儲器單元陣列包括多個靜態隨機存取存儲器單元，每個單元包括-第一和第二交叉耦合的倒相器-上述每個倒相器包括＊一個上拉晶體管＊和一個下拉晶體管-在上述單元中的每個單元里，上述各個下拉晶體管中都由一場氧化物區相互隔開。
30.據權利要求29所述的存儲器單元陣列，其特征在于，上述每個單元包括第一和第二存取晶體管，上述第一和第二存取晶體管分別連接到上述單元的第一和第二倒相器的輸出節點上。
31.據權利要求30所述的存儲器單元陣列，其特征在于，上述每個單元中的上述存取晶體管中的每一個與上述單元中的所有上述下拉晶體管隔開。
32.據權利要求30所述的存儲器單元陣列，其特征在于，上述下拉晶體管和上述存取晶體管包括NMOS晶體管。
33.據權利要求30所述的存儲器單元陣列，其特征在于，上述上拉晶體管包括PMOS晶體管。
34.據權利要求30所述的存儲器單元陣列，其特征在于，上述單元中的幾個特定單元的上述存取晶體管中的每一個與上述同一單元中的所有上述上拉晶體管隔開。
35.據權利要求34所述的存儲器單元陣列，其特征在于，上述場隔離區含有二氧化硅。
36.一種靜態的隨機存取存儲器，其特征在于，它包括-靜態隨機存取存儲器單元陣列，上述每個單元包括-第一和第二交叉耦合的倒相器，上述每個倒相器包括一上拉晶體管和一下拉晶體管，-在上述單元中的每個單元里，上述各個下拉晶體管都通過一場氧化區相互隔開;地址譯碼器，連接來接收地址并據此對上述陣列中上述單元的一特定單元進行訪問;以及讀出放大器，連接來將上述單元中被訪問單元的輸出放大。
全文摘要
在氮氣氛中對暴露的壕和柵極區作自對準硅化時全面形成導電的氮化鈦層。對該層制作圖形以提供有數量級為每方10歐姆的薄膜電阻的局部互連并允許接觸與壕邊界有偏差。因局部互連層能從壕向上疊加到場氧化物以對接觸孔提供底部接觸和護散阻擋層，該孔在以后被穿蝕過層間氧化物。局部互連可實現隱埋接觸所能實現的全部及其它功能。在提供快速緊湊的SRAM單元和含有亞微米的、不帶有隱埋構造的P-溝道器件的CMOS方面有優越性。
文檔編號H01L21/768GK1043587SQ8910368
公開日1990年7月4日 申請日期1986年4月30日 優先權日1985年5月1日
發明者羅杰·A·納肯, 湯姆士·C·哈羅偉, 湯姆士·E·塔, 魏切常, 蒙蒂·A·道格拉斯, 里拉·雷海特, 里查德·A·查普曼, 戴維·A·比爾, 羅伯特·格羅夫Iii 申請人:得克薩斯儀器公司