測試結構及測試方法與流程

本發明涉及半導體制造技術領域，更具體地說，本發明涉及一種測試結構及測試方法。

背景技術：

隨著集成電路工藝的發展，半導體工藝尺寸越來越小，也越來越復雜。很多工藝整合的工藝窗口越來越小，如接觸孔中插塞與多晶硅的短路問題，其受到對準精度以及插塞和多晶硅關鍵尺寸等的影響，是28nm以下研發工藝的難點問題之一。

目前，工藝在這方面的控制包括通過光學的方法來檢測兩個結構對準的偏差值來實現插塞與多晶硅的對準，確保形成在正確的位置，但是由于光學本身的受到分辨率大小的限制，當器件尺寸不斷縮小時，這種方法就不能滿足工藝精確控制的要求。

特別是在28nm以下技術節點，晶圓邊緣的單個比特(SB)失效情況嚴重。因此，必須要提出一種新的方法來解決這一問題。

技術實現要素：

本發明的目的在于，提供一種能夠測試結構及測試方法，實現對共享插塞與多晶硅短路問題進行在線監控，從而為良率提升做出貢獻。

為了解決上述技術問題，本發明提供一種測試結構，包括：交替排列的第一區域和第二區域，設置在第一區域和第二區域上的第一功能層和第二功能層，設置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區域共同連接，設置在所述第二功能層上中間的且與所述第二功能層連接的一檢測插塞，所述第一功能層和第二功能層相鄰。

可選的，對于所述的測試結構，所述第一區域為PMOS區域，所述第二區域為NMOS區域。

可選的，對于所述的測試結構，所述第一區域包括交錯排列的第一阱區，所述第二區域包括并行排列的第二阱區，所述第一阱區和第二阱區平行排布。

可選的，對于所述的測試結構，所述第一功能層在第一區域和第二區域的排列方向上設置在一個第一阱區，第二阱區和另一個第一阱區上；所述第二功能層在第一區域和第二區域的排列方向上設置在一個第一阱區，第二阱區和另一個第一阱區上。

可選的，對于所述的測試結構，多個第一功能層和相同數量的第二功能層共同設置在相同的第一阱區上。

可選的，對于所述的測試結構，所述共享插塞連接所述第一功能層和第一阱區。

可選的，對于所述的測試結構，所述第一功能層和第二功能層為多晶硅材質。

本發明還提供一種測試方法，包括：

提供如上所述的測試結構；

對所述測試結構進行電子束掃描；

檢測所述檢測插塞的襯度以判斷所述檢測插塞所在的第二功能層是否與所述共享插塞發生短路。

可選的，對于所述的測試方法，若所述檢測插塞的襯度與所述共享插塞的襯度一致，則判斷所述檢測插塞所在的第二功能層與所述共享插塞發生短路。

可選的，對于所述的測試方法，若所述檢測插塞的襯度與所述共享插塞的襯度不一致，則判斷所述檢測插塞所在的第二功能層與所述共享插塞沒有發生短路。

相比現有技術，本發明發明提供的一種測試結構，包括：交替排列的第一區域和第二區域，設置在第一區域和第二區域上的第一功能層和第二功能層，設置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區域共同連接，設置在所述第二功能層上中間的且與所述第二功能層連接的一檢測插塞，所述第一功能層和第二功能層相鄰。利用該測試結構進行測試時，能有效地監控共享插塞與多晶硅之間短路的問題，避免后續造成的良率損失，為半導體良率提升提供保障。

附圖說明

圖1為一種晶圓邊緣單個比特失效的檢測示意圖；

圖2為一種半導體結構的示意圖；

圖3為本發明一實施例中的測試結構的示意圖；

圖4為本發明一實施例中沿圖3中A-A’的剖視圖；

圖5為本發明一實施例中測試方法的流程圖；

圖6位本發明一實施例中的測試結構出現異常時的示意圖；

圖7為本發明一實施例中沿圖6中B-B’的剖視圖。

具體實施方式

下面將結合示意圖對本發明的麥克風及其制作方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發明的限制。

在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。

請參考圖1所示，晶圓邊緣區域的芯片單元1遭受嚴重的單個比特失效問題。發明人在經物理失效分析(PFA)檢測后發現，失效原因是共享插塞與多晶硅層發生短路所致。然而，針對這一電性失效問題，光學檢查沒有足夠的精度進行在線監控。同時，請參考圖2，由于共享插塞2在常規半導體結構(例如靜態隨機存取存儲器，SRAM)中，其一端均會與一多晶硅層3相連，當其另一端與另一多晶硅層3發生短路時(如圖中雙箭頭的示意)，不會有電位的變化，所以無法對其進行電性缺陷的監控。

請繼續參考圖2，以SRAM結構為例，其包括多個并行交替分布的PMOS區和NMOS區，共享插塞2形成在PMOS區中，且在PMOS區中每個多晶硅層3都與共享插塞2連接。基于這種情況，發明人認為可以通過改變多晶硅層3和共享插塞2的起始連接關系，使得PMOS區中部分多晶硅層3不與共享插塞2連接，為了實現這一目的，可以使得每個PMOS區中的多晶硅層3沿點劃線處斷開，并且進一步反向延伸。如此一來，就會出現部分多晶硅層兩端與共享插塞2相連接，而部分多晶硅層不與共享插塞2相連接。那么當不與共享插塞2相連接的多晶硅層發生于共享插塞的短路時，這一多晶硅層的電位就會出現變化，從而可以被檢測到。

因此，本發明提供如下一種測試結構，請參考圖3和圖4，本發明的測試結構，包括：交替排列的第一區域100和第二區域200，設置在第一區域100和第二區域200上的第一功能層11和第二功能層12，設置在所述第一功能層11上兩端的共享插塞10，所述共享插塞10與第一功能層11和第一區域100共同連接，設置在所述第二功能層12上中間的且與所述第二功能層12連接的一檢測插塞13，所述第一功能層11和第二功能層12相鄰。

在本發明的一個實施例中，所述第一區域100為PMOS區域，所述第二區域200為NMOS區域。所述第一區域100和第二區域200可以按照現有任意方法制備完成，例如是在襯底上經過對應的離子注入形成，本發明對此不做限制。

請繼續參考圖3，所述第一區域100包括交錯排列的第一阱區15，所述第二區域200包括并行排列的第二阱區14，所述第一阱區15和第二阱區14平行排布。其中，所述第一阱區15為N阱，所述第二阱區14為P阱，所述第一阱區15和第二阱區14可以按照現有技術中制備對應器件的方法來完成(例如SRAM)。具體在本實施例中即為第一阱區15呈兩列，且交錯排布，而第二阱區14呈兩個長條狀排布。

如圖4可以看出，所述共享插塞10連接所述第一功能層11和第一阱區15。而所述檢測插塞13則位于第二功能層12上。

請繼續參考圖3，所述第一功能層11在第一區域100和第二區域200的排列方向上設置在一個第一阱區15，第二阱區14和另一個第一阱區15上，即是橫跨了第二阱區14和部分第一阱區15；所述第二功能層12在第一區域100和第二區域200的排列方向上設置在一個第一阱區15，第二阱區14和另一個第一阱區14上，即是橫跨了第二阱區14和部分第一阱區15。可見，在排除插塞的情況下，第一功能層11和第二功能層12的設計基本一致。

進一步的，在本發明中使得多個第一功能層11和相同數量的第二功能層12共同設置在相同的第一阱區15上。如圖3所示，分別具有2個第一功能層11和2個第二功能層12設置在相同的第一阱區15上，這樣可以使得每個第二功能層12都可以檢測到是否與共享插塞10發生短路，便于提高檢測效率。并且，可以是按照“第一功能層11-第二功能層12-第二功能層12-第一功能層11”的排列次序排布，以避免相鄰第一功能層11的共享插塞10的干擾。很顯然，第一功能層11和第二功能層12的數量還可以是其他，本發明在此不進行列舉。

對于本實施例的SRAM結構而言，所述第一功能層11和第二功能層12可以為多晶硅材質。其中，在所述第一功能層11和第二功能層12于第一區域100和第二區域200之間，還存在著介質層16，以實現電隔離。

下面對本發明的測試方法進行詳細說明，請參考圖5，包括：

步驟S11，提供如上所述的測試結構；

步驟S12，對所述測試結構進行電子束掃描；

步驟S13，檢測所述檢測插塞13的襯度以判斷所述檢測插塞13所在的第二功能層12是否與所述共享插塞10發生短路。

具體的，若所述檢測插塞13的襯度與所述共享插塞10的襯度一致，則判斷所述檢測插塞13所在的第二功能層12與所述共享插塞10發生短路。若所述檢測插塞13的襯度與所述共享插塞10的襯度不一致，則判斷所述檢測插塞13所在的第二功能層12與所述共享插塞10沒有發生短路。

下面結合圖3-圖4，圖6-圖7進行說明。

如圖3中，并不存在第二功能層12與共享插塞10發生短路的情況，可參照圖4的剖面圖，第二功能層12與共享插塞10之間有著間隔。當電子束掃描進行時，第一阱區15(N阱)激發出電子，傳遞至共享插塞10，但是檢測插塞13并沒有渠道接收被第一阱區15激發的電子，那么共享插塞10和檢測插塞13就會反應出不同的襯度(VC)，具體表現是共享插塞10明亮，而檢測插塞13暗淡。

當發生如圖6所示的結構時，即共享插塞10與第二功能層12短路，請參考圖7，可見第二功能層12與共享插塞10發生接觸，當電子束掃描進行時，第一阱區15(N阱)激發出電子，傳遞至共享插塞10，但是此時檢測插塞13則也能夠接收到被第一阱區15激發的電子，因此共享插塞10和檢測插塞13就會反應出基本一致的襯度(VC)，具體表現是共享插塞10和檢測插塞13都是明亮。就能夠很明顯的得知這一明亮的檢測插塞13所在的第二功能層12與共享插塞發生了短路。

本發明發明提供的一種測試結構，包括：交替排列的第一區域和第二區域，設置在第一區域和第二區域上的第一功能層和第二功能層，設置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區域共同連接，設置在所述第二功能層上中間的且與所述第二功能層連接的一檢測插塞，所述第一功能層和第二功能層相鄰。利用該測試結構進行測試時，能有效地監控共享插塞與多晶硅之間短路的問題，避免后續造成的良率損失，為半導體良率提升提供保障。

可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例并非用以限定本發明。對于任何熟悉本領域的技術人員而言，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。