一種圖像傳感器結構及其制作方法與流程

本發明涉及半導體集成電路制造技術領域，更具體地，涉及一種低串擾的圖像傳感器結構及其制作方法。

背景技術：

圖像傳感器是把光學圖像信息轉化成電信號的器件。傳統的固態圖像傳感器可包括CCD(電荷耦合裝置)圖像傳感器和CMOS(互補金屬氧化物半導體)圖像傳感器兩大類。

CMOS圖像傳感器由于在像素陣列中采用了有源像素傳感器，且采用CMOS集成電路工藝制程，可將像素陣列光敏結構和其他CMOS模擬、數字電路集成到同一塊芯片上。高度集成不但可減少整機芯片數量，降低整機功耗和封裝成本，而且芯片內部直接信號連接還有利于信號傳輸的質量和速度，從而提高圖像轉換的質量。因此，CMOS圖像傳感器已成為目前市場上的主流技術。

然而，傳統的CMOS圖像技術仍具有一定的局限性。在CMOS圖像傳感器結構中，緊鄰于電路的光敏元件通常是注入硅襯底的pn結。由于堆疊于襯底表面上的CMOS電路所需要的金屬層數量增加，pn結被放置在深阱的底部，為避免光串擾，必須使用昂貴又復雜的光學部件。另一方面，相鄰像素pn結之間缺乏很好的電隔離措施，光生載流子可能會穿過襯底到達鄰近像素，造成像素間的串擾。

為克服上述問題，現有技術中提出了一種在襯底讀出電路之上制作光敏層的像素結構。請參閱圖1，圖1是現有的一種光敏層制作在襯底讀出電路之上的圖像傳感器結構示意圖。如圖1所示，該圖像傳感器自下而上包括制作有晶體管和電容11的硅基襯底10，制作有通孔12、金屬互連線13的金屬間介質層14，位于金屬間介質層14上的接觸下電極15、光敏薄膜16以及透明導電上電極17。

在圖1的圖像傳感器結構中，晶體管和電容11采用標準CMOS工藝制作在硅基襯底10上，完成像素電路重置、曝光、讀取等操作并存儲采集到的光生電荷；通過通孔12和金屬互連線13完成像素陣列間及與外圍控制電路的連接，同時將接觸下電極15與重置管和(或)存儲電容相連，便于光生電荷的采集與存儲；接觸下電極15要選擇具有合適功函數的金屬(例如TiN)，使其與光敏薄膜16具有良好的歐姆接觸；光敏薄膜16可由多種材料構成，例如有機薄膜和量子點薄膜，采用旋涂(spin coating)或噴涂(spray coating)的方式成膜；透明導電上電極17位于光敏薄膜之上，其材料包括但不限于氧化銦錫(ITO)、氟化氧化錫(FTO)等。在透明導電上電極17上通常還可進一步制作鈍化層、濾鏡、微透鏡等結構。

上述圖像傳感器工作時，首先由硅基電路進行重置操作，此時接觸下電極將被重置為高電位，同時與之連接的晶體管和電容將被充電；之后是曝光操作，由于上電極17接地，光敏薄膜16受到光照激發出電子空穴對，受到電場作用，空穴將向透明導電上電極17運動，電子匯聚于下電極15，從而改變與之相連的晶體管與電容電荷量；之后的讀出操作將電荷量轉化為電壓值傳輸到外圍電路。

在上述的圖像傳感器結構中，光敏薄膜光敏層位于讀出電路的最上方，不會受互連導線的影響，可具有100％的填充系數；同時，光敏層很薄，可以抑制部分光生載流子的橫向擴散。但是，由于光敏材料的特殊性，在此結構中，光敏層往往是一層連續的薄膜，像素之間沒有明顯界限，因而像素間串擾也不可能降到很低的水平。如圖2所示，各個接觸下電極15之間形成具有一定間距的陣列式布局，并在垂直方向上與一個個像素相對應。可以看出，由于相鄰像素之間(即圖示的接觸下電極之間)沒有電隔離結構，使得其上呈連續狀態的光敏薄膜也缺少明確的物理邊界。介于兩像素之間的光生電子將可能流向任意一邊電極，而遠離下電極的光生載流子還可能會流向相鄰像素的電極，從而不能明確像素的邊界，造成像素之間的串擾。

技術實現要素：

本發明的目的在于克服現有技術存在的上述缺陷，提供一種圖像傳感器結構及其制作方法，以解決現有CMOS圖像傳感器填充系數低、串擾大的問題。

為實現上述目的，本發明的技術方案如下：

一種圖像傳感器結構，自下而上包括：

半導體襯底，其制作有晶體管和電容；

設于所述半導體襯底上的金屬間介質層，其制作有通孔和金屬互連線；

依次設于所述金屬間介質層上的接觸下電極、光敏薄膜，其按分割的水平陣列式疊設分布，并與相應的像素對應；

填充于所述接觸下電極、光敏薄膜所形成的間隔中的介質薄膜；

設于所述光敏薄膜、介質薄膜上的透明導電上電極。

優選地，所述接觸下電極、通孔金屬的制作材料包括：高功函數的金、鎢、銅、氧化銦錫、氟化氧化錫或氮化鈦，或者低功函數的鋁、鎂或氮化鉭，或者為了調節特定功函數而包含全部或部分上述元素的化合物；所述透明導電上電極的制作材料包括氧化銦錫、氟化氧化錫或摻鋁氧化鋅。

優選地，所述介質薄膜材料包括：二氧化硅、氧化鋁、氮化硅、氧化鋯或氧化鉿。

優選地，所述光敏薄膜為有機薄膜或量子點薄膜。

優選地，在所述透明導電上電極上還設有鈍化層、濾光片以及微透鏡。

一種上述的圖像傳感器結構的制作方法，包括以下步驟：

步驟S01：提供一半導體襯底，在所述半導體襯底中制作晶體管和電容；

步驟S02：在所述半導體襯底上形成金屬間介質層，并在所述金屬間介質層中制作通孔和金屬互連線；

步驟S03：在所述金屬間介質層上形成犧牲層，并在像素之間形成網格狀的犧牲層圖案；

步驟S04：依次沉積接觸下電極、光敏薄膜，并平坦化；

步驟S05：去除犧牲層材料，形成分割的接觸下電極和光敏薄膜圖案；

步驟S06：沉積介質薄膜，將接觸下電極和光敏薄膜圖案之間的溝槽填滿，并平坦化；

步驟S07：在光敏薄膜上形成透明導電上電極。

優選地，所述接觸下電極、通孔金屬的制作材料包括：高功函數的金、鎢、銅、氧化銦錫、氟化氧化錫或氮化鈦，或者低功函數的鋁、鎂或氮化鉭，或者為了調節特定功函數而包含全部或部分上述元素的化合物；所述透明導電上電極的制作材料包括氧化銦錫、氟化氧化錫或摻鋁氧化鋅；所述接觸下電極、透明導電上電極的厚度分別為50-500nm。

優選地，所述介質薄膜材料包括：二氧化硅、氧化鋁、氮化硅、氧化鋯或氧化鉿，厚度為100nm-2μm。

優選地，所述光敏薄膜為采用CdS、CdSe、PdS、CuInS或InP材料制作的量子點薄膜，其量子點尺寸為2-10nm，薄膜中量子點之間的距離小于0.5nm。

優選地，還包括步驟S08：在透明導電上電極上形成鈍化層、濾光片以及微透鏡。

從上述技術方案可以看出，本發明通過在CMOS圖像傳感器結構中金屬間介質層上的像素陣列之間設置網格狀介質薄膜，將其網格溝槽中疊設的接觸下電極、光敏薄膜分割為與像素對應的水平陣列，形成電場隔離，使得各分割的光敏薄膜產生的載流子只能匯聚到其下對應的接觸下電極上而不會到達周圍像素，從而限制了光生載流子的運動方向，達到減小像素間串擾的目的。

附圖說明

圖1是現有的一種光敏層制作在襯底讀出電路之上的圖像傳感器結構示意圖；

圖2是圖1中接觸下電極的平面布局示意圖；

圖3是本發明一較佳實施例的一種圖像傳感器結構示意圖；

圖4-圖12是本發明一較佳實施例的一種圖像傳感器結構的制作方法工藝步驟示意圖。

具體實施方式

下面結合附圖，對本發明的具體實施方式作進一步的詳細說明。

需要說明的是，在下述的具體實施方式中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便于說明，特對附圖中的結構不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。

在以下本發明的具體實施方式中，請參閱圖3，圖3是本發明一較佳實施例的一種圖像傳感器結構示意圖。如圖3所示，本發明的一種圖像傳感器結構，自下而上可包括：半導體襯底20、金屬間介質層24、接觸下電極和光敏薄膜層26和27，以及透明導電上電極29。

請參閱圖3。在硅基半導體襯底20中設置有采用標準CMOS工藝制作的晶體管和電容21。在半導體襯底20上的金屬間介質層24中制作有多層通孔22和金屬互連線23，并通過金屬間介質層24進行金屬之間的隔離。

請繼續參閱圖3。在接觸下電極和光敏薄膜層26和27制作有疊設的接觸下電極26、光敏薄膜27。該疊設的接觸下電極和光敏薄膜形成分割的水平陣列，并與相應的像素陣列對應，即每個像素單元的光敏薄膜27、接觸下電極26、通孔22和金屬互連線23以及晶體管和電容21上下對應，形成如圖2所示的分割的水平陣列。在分割的所述接觸下電極、光敏薄膜所形成的間隔(溝槽)中填充有介質薄膜28，從而使得介質薄膜28在所述接觸下電極26、光敏薄膜27所形成的間隔之間構成網格狀的介質薄膜圖案。該網格狀的介質薄膜位于像素單元之間，并使得疊設的接觸下電極和光敏薄膜形成分割的水平陣列。透明導電上電極29為覆蓋在所述光敏薄膜27、介質薄膜28上的透明導電薄膜。

其中，上述圖像傳感器的讀出電路單元、模擬信號放大單元、模數轉換單元、數字處理單元和控制單元都集成在同一塊硅襯底上。晶體管和電容用于完成像素電路重置、曝光、讀取等操作，并存儲采集到的光生電荷；通過通孔和金屬互連線完成像素陣列間及與外圍控制電路的連接，同時將接觸下電極與重置管和(或)存儲電容相連，便于光生電荷的采集與存儲。

作為可選的實施方式，接觸下電極和通孔金屬可選擇具有合適功函數的金屬材料制備，使之與其接觸的光敏薄膜具有良好的歐姆接觸。這些適用接觸下電極和通孔金屬的材料包括但不限于：高功函數的金(Au)、鎢(W)、銅(Cu)、氧化銦錫(ITO)、氟化氧化錫(FTO)或氮化鈦(TiN)，或者低功函數的鋁(Al)、鎂(Mg)或氮化鉭(TaN)，或者為了調節特定功函數而形成的包含全部或部分上述元素的化合物。透明導電上電極的制作材料可包括但不限于氧化銦錫、氟化氧化錫或摻鋁氧化鋅(AZO)。

作為可選的實施方式，所述介質薄膜材料可包括：二氧化硅、氧化鋁、氮化硅、氧化鋯或氧化鉿。

所述光敏薄膜可采用有機薄膜或量子點薄膜制備。例如，所述光敏薄膜可采用CdS、CdSe、PdS、CuInS或InP材料制作形成量子點薄膜，其量子點尺寸可為2-10nm，薄膜中量子點之間的距離小于0.5nm。

此外，在透明導電上電極薄膜上還可以依次設置鈍化層、濾光片以及微透鏡等圖像傳感器其他附屬結構(圖略)。

在本發明改進后的上述器件結構中，原來連續的光敏薄膜被分割成了如同彼此獨立、并由介質隔離的小島形態，并對應相應的像素。這樣，每個小島(像素)內光敏層產生的載流子就只能匯聚到之下各自的接觸下電極上，而不會到達周圍的像素，從而可達到減小串擾的目的。

下面通過具體實施方式，對本發明的一種針對上述圖像傳感器結構的制作方法進行詳細說明。

請參閱圖4-圖12，圖4-圖12是本發明一較佳實施例的一種圖像傳感器結構的制作方法工藝步驟示意圖。如圖4-圖12所示，本發明的一種上述的圖像傳感器結構的制作方法，可包括以下步驟：

步驟S01：提供一半導體襯底，在所述半導體襯底中制作晶體管和電容。

請參閱圖4。首先，在硅基半導體襯底20中，可采用標準CMOS工藝制作形成晶體管和電容21。

步驟S02：在所述半導體襯底上形成金屬間介質層，并在所述金屬間介質層中制作通孔和金屬互連線。

請參閱圖5。接著，在所述半導體襯底上沉積一金屬間介質層24，然后進行CMOS后道金屬互連工藝，可通過光刻、刻蝕、淀積和化學機械拋光等工藝，在所述金屬間介質層24中制作形成多層通孔22和金屬互連線23。

上述步驟中將圖像傳感器的讀出電路單元、模擬信號放大單元、模數轉換單元、數字處理單元和控制單元都集成在同一塊硅襯底上。

步驟S03：在所述金屬間介質層上形成犧牲層，并在像素之間形成網格狀的犧牲層圖案。

請參閱圖6。隨后，可利用光刻膠作為犧牲層材料，通過涂膠，曝光，顯影，在所述金屬間介質層24上形成光刻膠犧牲層25圖案，并使該網格狀的犧牲層圖案位于像素之間。光刻膠犧牲層厚度可為500nm-5μm。

根據相同的目的，也可以利用其他材料作為犧牲層材料以形成網格狀的犧牲層。

步驟S04：依次沉積接觸下電極、光敏薄膜，并平坦化。

請參閱圖7和圖8。接著，可利用濺射技術，在器件表面濺射一層TiN薄膜作為接觸下電極材料，形成接觸下電極26，其厚度可在50-500nm。隨后，順次旋涂例如PbS量子點溶液，并進行烘烤，形成致密量子點薄膜作為光敏薄膜27。接著，可進行平坦化，將光刻膠25上方的量子點薄膜材料27和接觸下電極材料26一并去除，露出光刻膠頂部。

步驟S05：去除犧牲層材料，形成分割的接觸下電極和光敏薄膜圖案。

請參閱圖9。接著，可通過常規手段去除光刻膠犧牲層25，從而形成分割的接觸下電極26和光敏薄膜27疊設圖案。

步驟S06：沉積介質薄膜，將接觸下電極和光敏薄膜圖案之間的溝槽填滿，并平坦化。

請參閱圖10和圖11。接著，在器件表面可采用CVD沉積一層介質薄膜材料28，將接觸下電極26和光敏薄膜27圖案之間的溝槽填滿，即將由分割的接觸下電極和光敏薄膜小島之間的空隙全部填滿。然后，可通過CMP進行平坦化，去除多余的介質薄膜材料和光敏薄膜材料，達到目標厚度，并暴露出光敏薄膜28，以便于與上電極接觸。

步驟S07：在光敏薄膜上形成透明導電上電極。

請參閱圖12。之后，在器件表面可通過濺射一層ITO薄膜作為透明導電上電極29，厚度可為50-500nm。

此外，還可繼續實施步驟S08：在透明導電上電極薄膜上形成鈍化層、濾光片以及微透鏡，以完成CMOS圖像傳感器的其他輔助結構。

本發明的優點在于采用優化的工藝流程解決了光敏材料不容易刻蝕的問題，從而可將原有連續的光敏薄膜分割成彼此隔離的小島，以降低像素串擾，且接觸下電極與光敏薄膜的界面質量更好。同時，通過控制沉積介質薄膜層的厚度，并配合CMP步驟，可以精確控制光敏薄膜的厚度和均勻性，降低圖像的固定圖案噪聲。

綜上所述，本發明通過在CMOS圖像傳感器結構中金屬間介質層上的像素陣列之間設置網格狀介質薄膜，將其網格溝槽中疊設的接觸下電極、光敏薄膜分割為與像素對應的水平陣列，形成電場隔離，使得各分割的光敏薄膜產生的載流子只能匯聚到其下對應的接觸下電極上而不會到達周圍像素，從而限制了光生載流子的運動方向，達到減小像素間串擾的目的。

以上所述的僅為本發明的優選實施例，所述實施例并非用以限制本發明的專利保護范圍，因此凡是運用本發明的說明書及附圖內容所作的等同結構變化，同理均應包含在本發明的保護范圍內。