一種基于溝槽介質隔離的雙極集成電路芯片的制作方法
【專利摘要】本實用新型公開一種基于溝槽介質隔離的雙極集成電路芯片，屬于集成電路設計/制造領域，包括硅襯底，以及依次生長在硅襯底上的埋層、外延層和絕緣層，其中，所述外延層上設有基區、上隔離區、下隔離區和磷橋區，基區的外側環繞設有基區溝槽，上隔離區的內外兩側均環繞設有上隔離溝槽，上述基區溝槽和上隔離溝槽為氧化層/多晶硅/氧化層填充結構的溝槽，所述溝槽槽深2-4微米，槽寬1.8-2.5微米。上述基于溝槽介質隔離的雙極集成電路芯片，通過在上隔離區的內外兩側，以及基區的外側設置環形溝槽，最大限度降低設計尺寸，同時提高BVCBO的最大耐壓，實現在最小的間距內電極之間的電性能最大化。
【專利說明】
—種基于溝槽介質隔離的雙極集成電路芯片
【技術領域】
[0001]本實用新型涉及一種基于溝槽介質隔離的雙極集成電路芯片，屬于集成電路設計/制造領域。
【背景技術】
[0002]目前常規雙極IC產品大部分采用了上下PN結對通隔離工藝進行島與島的相互隔離，雖然降低了上隔離的橫向擴散尺寸，但在高壓產品中，如圖1為常規雙極IC產品的斷面圖所示，由于外延層厚度較厚，實際上上隔離與磷橋橫向距離A仍然較寬，而島內磷橋到上隔離(距離a)，磷橋到基區(距離b)，基區到上隔離(距離c)之間仍然依靠橫向尺寸實現相互電隔離。外延越厚，其橫向擴散的尺寸也隨之增加，嚴重增加了產品設計尺寸，不利于降低加工成本。
[0003]此外，由于上隔離，磷橋，基區在高溫擴散后，橫向擴散距離是縱向結深的80%左右，所以版圖設計上尺寸A/B/C在擴散后變成實際間距a/b/c，從圖1上可以明顯發現，縱向結越深，實際上橫向間距尺寸會變得越小，由于最終器件內部電極之間，如BVCS/BVCB0/BVBS完全依靠橫向間距a/b/c尺寸大小決定，因此外延厚度越厚，電壓越高產品，電極之間必須有足夠的安全距離才能保證滿足產品電性能要求，但這樣一來，版圖面積會越來越大，單個管芯的成本也會越來越高，競爭力會下降！
[0004]如何采用新的工藝來降低電極之間距離的要求，但又不影響BVCS/BVCBO/BVBS的大小，本發明人對此進行研究，專門開發出一種基于溝槽介質隔離的雙極集成電路芯片，本案由此產生。
實用新型內容
[0005]本實用新型的目的是提供一種基于溝槽介質隔離的雙極集成電路芯片，通過在上隔離區的內外兩側，以及基區的外側設置環形溝槽，最大限度降低設計尺寸，同時提高BVCBO的最大耐壓,實現在最小的間距內電極之間的電性能最大化。
[0006]為了實現上述目的，本實用新型的解決方案是:
[0007]—種基于溝槽介質隔離的雙極集成電路芯片，包括硅襯底，以及依次生長在硅襯底上的埋層、外延層和絕緣層，其中，所述外延層上設有基區、上隔離區、下隔離區和磷橋區，基區的外側環繞設有基區溝槽，上隔離區的內外兩側均環繞設有上隔離溝槽，上述基區溝槽和上隔離溝槽為氧化層/多晶硅/氧化層填充結構的溝槽，所述溝槽槽深2-4微米，槽寬1.8-2.5微米。
[0008]作為優選，上述硅襯底厚度為400-600微米，上述外延層的厚度為8-15微米。
[0009]上述基于溝槽介質隔離的雙極集成電路芯片，在上隔離區的內外兩側設有環形溝槽，防止上隔離過度橫向擴散，在基區的外側設有環形溝槽，把擊穿點引入硅下(上隔離區底部)，防止磷橋區與基區之間在表面提前擊穿，提高擊穿耐壓BVCBO、BVCS和BVBS，同時，減少了對雙極集成電路芯片設計尺寸的依賴，從而使島面積縮小，有利于縮版工作的開展，從而使單個管芯的面積縮小409Γ50%，降低單個管芯的制造成本，提高產品競爭力。
[0010]以下結合附圖及具體實施例對本實用新型做進一步詳細描述。
【專利附圖】
【附圖說明】
[0011]圖1為現有技術中常規雙極IC產品的斷面圖；其中，A表示磷橋到上隔離版圖距離尺寸出表示磷橋到基區版圖距離尺寸；C表示基區到上隔離版圖距離尺寸；8表示橫向擴散后實際距離尺寸山表示橫向擴散后實際距離尺寸；(:表示橫向擴散后實際距離尺寸；
[0012]圖2為本實施例的生產工藝步驟I)形成埋層的雙極集成電路芯片結構示意圖；
[0013]圖3為本實施例的生產工藝步驟2)形成下隔離區的雙極集成電路芯片結構示意圖；
[0014]圖4為本實施例的生產工藝步驟3)形成外延層的雙極集成電路芯片結構示意圖；
[0015]圖5為本實施例的生產工藝步驟4)形成磷橋區的雙極集成電路芯片結構示意圖；
[0016]圖6為本實施例的生產工藝步驟5)形成上隔離區的雙極集成電路芯片結構示意圖；
[0017]圖7為本實施例的生產工藝步驟6)形成溝槽的雙極集成電路芯片結構示意圖；
[0018]圖8為本實施例的生產工藝步驟7)最終形成的雙極集成電路芯片結構示意圖；
[0019]圖9為本實施例的雙極集成電路芯片溝槽平面結構示意圖。
【具體實施方式】
[0020]一種基于溝槽介質隔離的雙極集成電路芯片生產工藝，包括如下步驟:
[0021]DN+埋層2形成:在硅襯底I上進行銻源涂布，光刻N+埋層圖，并進行N+埋層2高溫擴散，最后去除所有硅表面氧化層，如圖2所示；所述的硅襯底I厚度為400-600微米，在本實施例中，硅襯底I厚度為500微米；
[0022]2)下隔離區3形成:在硅襯底I上形成下隔離光刻圖形，在下隔離區3注入P型雜質，注入后去膠，如圖3所示；
[0023]3)外延層4形成:在形成下隔離區3的硅襯底I上表面生長外延層4，所述外延層4的厚度大于8um,外延厚度與電阻率視廣品要求而定，如圖4所不；上述外延層4的厚度為
8-15微米，在本實施例中，所述外延層4的厚度為10微米，圖2-圖8中，為了使各個結構看上去更清晰，硅襯底I和外延層4的厚度比例并不與實物一致；
[0024]4)磷橋區6形成:將步驟3)形成的外延層4上表面進行氧化，形成氧化層5，同時形成磷橋區N+C光刻圖形，磷橋區N+C6窗口腐蝕，淀積重摻雜PSG源，磷橋區N+C6預擴與再擴并窗口氧化層生長，磷橋采用擴散深結工藝，如圖5所示；
[0025]5)上隔離區7形成:在外延層4上形成上隔離區光刻圖形，腐蝕上隔離區7窗口，摻硼源涂布，上隔離區7預擴與再擴并窗口氧化層生長，最后將外延層4表面所有氧化層全部腐蝕干凈，隔離是采用上下對通深結工藝，如圖6所示；
[0026]6)溝槽形成:1000埃氧化層生長(作刻硅硬掩膜用)，在外延層4形成基區溝槽8和上隔離區溝槽9光刻圖形，硬掩膜氧化層刻盡；采用SF6/02進行硅溝槽刻蝕，溝槽犧牲氧化，然后將溝槽內氧化層去除干凈；接著5000埃溝槽氧化層生長，第一次溝槽多晶硅淀積，第一次多晶硅回刻，再進行多晶硅氧化，硅表面所有氧化層去除，薄氧生長，第二次多晶硅淀積，第二次多晶硅回刻，最終在基區外側形成一個由氧化層/多晶硅/氧化層填充結構的基區溝槽8，在上隔離區7內外兩側均形成一個由氧化層/多晶硅/氧化層填充結構的上隔離區溝槽9 ;如圖7所示，在本實施例中，上述基區溝槽8和上隔離區溝槽9槽深3微米，槽寬2微米，也可以根據雙極集成電路芯片的實際參數選擇其他深度，只要在深度在2-4微米之間，寬度在1.8-2.5都是可以的；
[0027]7)最后，基區1000埃氧化層生長，在雙極集成電路芯片上分別形成絕緣層10、基區11、發射極E、基極B、集電極C和接地孔S等，如圖8所示。
[0028]本實施例所述的基于溝槽介質隔離的雙極集成電路芯片生產工藝通過在基區11外側設置溝槽，把擊穿點引入硅下(上隔離底部)，在防止上隔離區7過度橫向擴散的同時，也防止磷橋區6與基區11之間在表面提前擊穿，采用本實用新型生產工藝的雙極集成電路芯片，以轉入上隔離底部本征擊穿為主，提高了擊穿耐壓BVCBO、BVCS和BVBS，防止提前擊穿，減少了對雙極集成電路芯片設計尺寸的依賴，從而使島面積縮小，有利于縮版工作的開展，從而使單個管芯的面積縮小409Γ50%，降低單個管芯的制造成本，提高產品競爭力；此夕卜，本實用新型所述的生產工藝，改變了雙極集成電路芯片電場的分布，大大提高了電極之間的耐壓(即PN結擊穿特性得到提高)，BVCBO會最大程度接近本征耐壓值，從而降低了對外延層厚度與電阻率的苛刻要求，有利于設計出高壓大電流低飽和壓降產品；而且，整個生產工藝不需要沒有改變原先的電路設計原理，只需要增加一塊光刻版就可，流程簡潔且成本低。
[0029]采用上述生產工藝制備的一種基于溝槽介質隔離的雙極集成電路芯片，如圖8-9所示，包括硅襯底1，以及依次生長在硅襯底I上的埋層2、外延層4和絕緣層10，其中，所述外延層4上設有基區11、上隔離區7、下隔離區3和磷橋區6，基區11的外側環繞設有基區溝槽8，上隔離區7的內外兩側均環繞設有上隔離溝槽9，上述基區溝槽8和上隔離溝槽9為氧化層/多晶硅/氧化層填充結構的溝槽，在本實施例中，所述溝槽槽深3微米，槽寬2微米。硅襯底I厚度為500微米，上述外延層4的厚度為10微米。
[0030]上述基于溝槽介質隔離的雙極集成電路芯片，在上隔離區7的內外兩側設有環形溝槽，防止上隔離過度橫向擴散，在基區11的外側設有環形溝槽，把擊穿點引入硅下(上隔離區底部)，防止磷橋區6與基區11之間在表面提前擊穿，提高擊穿耐壓BVCBO、BVCS和BVBS，同時，減少了對雙極集成電路芯片設計尺寸的依賴，從而使島面積縮小，有利于縮版工作的開展，從而使單個管芯的面積縮小409Γ50%，降低單個管芯的制造成本，提高產品競爭力。
[0031]上述實施例和圖式并非限定本實用新型的產品形態和式樣，任何所屬【技術領域】的普通技術人員對其所做的適當變化或修飾，皆應視為不脫離本實用新型的專利范疇。
【權利要求】
1.一種基于溝槽介質隔離的雙極集成電路芯片，其特征在于:包括硅襯底，以及依次生長在硅襯底上的埋層、外延層和絕緣層，其中，所述外延層上設有基區、上隔離區、下隔離區和磷橋區，基區的外側環繞設有基區溝槽，上隔離區的內外兩側均環繞設有上隔離溝槽，上述基區溝槽和上隔離溝槽為氧化層/多晶硅/氧化層填充結構的溝槽，所述溝槽槽深2-4微米，槽寬1.8-2.5微米。
2.如權利要求1所述的一種基于溝槽介質隔離的雙極集成電路芯片，其特征在于:所述硅襯底厚度為400-600微米。
3.如權利要求1所述的一種基于溝槽介質隔離的雙極集成電路芯片，其特征在于:所述外延層的厚度為8-15微米。
【文檔編號】H01L21/8222GK203932062SQ201420328719
【公開日】2014年11月5日 申請日期:2014年6月19日 優先權日:2014年6月19日
【發明者】鄢細根, 楊振, 張曉新, 朱國夫, 余慶, 廖洪志, 趙鋁虎, 潘國剛, 黃少南 申請人:華越微電子有限公司