一種低電容瞬態電壓抑制器件及其制作方法
【專利摘要】本發明涉及一種瞬態電壓抑制器件及其制造方法。該器件包括半導體襯底，形成在半導體襯底上的外延層，形成在半導體襯底和外延層之間的埋層區，和形成在所述外延層中并延伸至襯底的隔離區。該器件進一步包括TVS管，包括形成在隔離區中的基區和形成在該基區中的發射區；至少一個第一二極管，每一第一二極管包括形成在埋層區上外延區中的擴散區、形成在該擴散區中的發射區，以及形成在所述埋層區上外延區中的基區；至少一個第二二極管，每一第二二極管包括形成在隔離區中的基區，以及形成在外延區中的發射區，以及形成在半導體襯底另一側上的第一電極，形成在外延層表面上用于形成所述瞬態電壓抑制器件的金屬布線層。
【專利說明】一種低電容瞬態電壓抑制器件及其制作方法
【技術領域】
[0001]本發明涉及半導體微電子【技術領域】，具體地說，本發明涉及半導體器件和集成電路以及半導體器件和電路的制造方法。
【背景技術】
[0002]瞬態電壓抑制器即TVS--Transient Voltage Suppressor，是目前普遍使用的一種高效能電路保護器件，其外形與普通二極管無異，但因特殊的結構和工藝設計，使其能夠吸收高達數千瓦的浪涌功率。TVS的工作機理是在反向應用條件下，當承受一個高能量的大脈沖時，其工作阻抗會快速降至極低的導通值，從而允許大電流通過，同時把電壓嵌制在預定水平，一般的響應時間僅為10_12秒，因此可以有效地保護電子線路中的精密元器件免受各種浪涌脈沖的損壞。
[0003]傳統的TVS 二極管基本都是穩壓管類型的，制造工藝也比較簡單，一般是在P+襯底/N+襯底上通過異型摻雜直接形成PN結。這種傳統的TVS 二極管主要應用在消費類電子產品中的數據端口，如鍵盤、側鍵和電源線等，這是由于此類端口速度較慢，對TVS 二極管的電容要求不高，一般在20pF以上。但對于視頻線路的保護，傳統的TVS 二極管就不能滿足使用要求了。這是因為視頻數據線具有極高的數據傳輸率，(其數據傳輸率高達480M工業自動化網，有的視頻數據傳輸率達到IG以上)，要求TVS管具有極低的電容，一般情況下小于1.0pF,同時對ESD能力要求極高，不能低于12kV，因此，必須要開發一種新型的單通道低電容TVS器件，在保證低電容的同時具有較高的ESD能力，一方面滿足靜電防護的要求，另一方面滿足對數據傳輸完整性的要求。
[0004]如圖1A所示，目前市場上單通道低電容的TVS器件通常是由將一個低電容二極管9 (本文中也稱為上整流二極管)與一個傳統穩壓型TVS 二極管11串聯，再與另外一個低電容二極管10 (本文中也稱為下整流二極管)并聯組合形成的。圖1所示的TVS器件的正、反向特性仍然相當于一個普通二極管，但組合線路的電容值卻大大低于相同電壓下的單個TVS管的電容值。用(:9和C 1(|分別表示上整流二極管9和下整流二極管10的電容值，其值較小，Ctvs表示TVS 二極管11的電容值，其值要比前兩者電容值C 9和Cltl大一個數量級，所以上整流二極管9和TVS管11串聯后，總的串聯電容值基本等同于上整流二極管9的電容值，等效總電容約等于(:9與C 1(|之和。這樣，組合而成的單通道低電容TVS器件正、反向特性基本相當于一個普通二極管；只要降低二極管(:9和C 1(|的電容值即可實現該TVS器件低電容。
[0005]由于硅集成工藝及成品率的原因，目前上述組合而成的單通道低電容TVS器件都是采用分離器件組合封裝的形式，即上、下整流二極管9、10和TVS管11分別通過不同版圖和工藝來實現，然后再通過封裝組合在一起。采用這種技術路線不僅制作成本較高，而且器件的性能和質量還會因為連接導線材料等因素的引入而受到影響。因此需要一種能將上、下整流二極管9、10和TVS管11三者集成在同一芯片上的方法，能夠以低成本得到高性能的低電容瞬態電壓抑制器件。
[0006]圖1B示出的目前市場上的一種多通道低電容的TVS器件的電路圖，包括η組上整流管和下整流管以及一個TVS管的陣列形成的多通道低電容瞬態電壓抑制器的電路圖，η為正整數。這種類型的器件同樣存在如上所述的單通道低電容TVS器件中所存在的問題。
[0007]在半導體器件和集成電路加工工藝中，普遍采用通過形成特定濃度的P型摻雜區域和N型摻雜區域，并用高溫退火來改變P型摻雜區域和N型摻雜區域的結深從而制作出各種滿足不同功能和性能指標要求的器件。例如，在一些功率型MOS晶體管的制造過程中，通常需要提供重摻雜襯底并在重摻雜襯底上外延生長外延層來形成具有所需參數的器件。對于這樣的半導體器件制備工藝，重摻雜襯底中雜質原子在外延生長時會向外延層固態擴散以及外延生長時出現的氣相自摻雜，會影響摻雜離子在外延層以及外延層與襯底之間的過渡層中的濃度分布并進而影響器件的設計參數。為了克服這一問題，申請號為CN200610039599.5和CN200610161305.6的兩個中國專利公開了 MOS管用硅外延片的制造方法。采用這些方法在常規形成外延層之前引入了氣相腐蝕襯底表面以對襯底進行清潔減少雜質濃度的步驟和在襯底表面生長純度外延層對襯底進行包覆的步驟，以得到理想的外延層和外延層與襯底之間的界面過渡區。這些方法雖然通過對襯底表面進行腐蝕在一定程度上減少了雜質濃度，但是，一方面，增加了工藝步驟和控制難度，延長了制備時間并提高了制造成本，另一方面，氣相腐蝕反應會在半導體器件制造過程中不可避免地引入新的雜質。
[0008]為了避免出現上述問題，現有技術通常使用電阻率很高的P型襯底，例如電阻率為10?20 Ω.Cm。但使用高阻P型襯底制作的TVS 二極管與對TVS 二極管所要求的低阻抗相違背，并不能滿足使用要求。通常TVS 二極管的P型襯底摻雜濃度為約119cnT3量級，但是在電阻率如此低的P型襯底上，現有外延技術是無法批量加工TVS器件要求的輕摻雜外延層的。
[0009]因此，本發明需要提供一種可批量制作的高性能低電容瞬態電壓抑制器件及其制作方法。
【發明內容】
[0010]本發明要解決的技術問題是將如圖1所示的上、下整流二極管和TVS管分立器件集成在同一芯片上，從而提供一種集成的、獨立芯片的低電容瞬態電壓抑制器件，同時實現產品的低成本和高性能化。
[0011]為解決上述技術問題，實現所述低電容瞬態電壓抑制器，本發明采用的技術方案如下:
[0012]一種低電容瞬態電壓抑制器件，其自下而上依次包括:
[0013]第二導電類型自補償背封層；自補償背封工藝的制作方法可參見本 申請人:已授權的申請號為CN201420390642.2的專利。本領域技術人員可以理解，該自補償背封層在制作過程隨后的步驟中作為犧牲層將被去除，器件完成時該層將被背面金屬層取代。
[0014]第一導電類型重摻雜襯底；
[0015]第二導電類型埋層；
[0016]第二導電類型輕摻雜外延層；
[0017]第一導電類型隔離區；優選的，該第一導電類型隔離區形成于第二導電類型輕摻雜外延層中并延伸至第一導電類型重摻雜襯底；
[0018]第一導電類型基區；
[0019]第二導電類型發射區；和
[0020]互連結構。
[0021]具體地，根據本發明的一個方面，提供一種用于形成瞬態電壓抑制器件的方法，包括以下步驟，
[0022]在第一導電類型的半導體襯底上形成第二導電類型的至少一個埋層區；
[0023]在所述襯底的底面和側面上形成第二導電類型的自補償背封層；
[0024]在所述襯底的上表面上形成第二導電類型的外延層；
[0025]在所述外延層中形成垂直延伸至所述半導體襯底的第一導電類型的隔離區；
[0026]在所述埋層區上方的外延層中形成第二導電類型的擴散區；
[0027]分別在所述隔離區中和所述埋層區上方的外延層中形成第一導電類型的基區；
[0028]分別在襯底上方的外延層中、所述擴散區中以及形成在隔離區中的基區中形成第二導電類型的發射區，以形成至少一個第一二極管、至少一個第二二極管和TVS管；
[0029]在所得到結構的上表面上制作互連層；
[0030]去除所述自補償背封層；
[0031]在半導體襯底的背面上形成電極層。
[0032]根據本發明的另一方面，提供一種瞬態電壓抑制器件，其特征在于，該器件包括:
[0033]第一導電類型的半導體襯底，
[0034]形成在所述半導體襯底上的第二導電類型外延層，第二導電類型不同于第一導電類型，
[0035]形成在所述半導體襯底和所述外延層之間第二導電類型的至少一個埋層區，和
[0036]形成在所述外延層中并延伸至襯底的第一導電類型的隔離區，該隔離區將所述外延層隔離出多個外延區，
[0037]該器件進一步包括
[0038]TVS管，包括形成在隔離區中第一導電類型的基區和形成在該基區中的第二導電類型的發射區；
[0039]至少一個第一二極管，每一第一二極管包括形成在埋層區上外延區中的第二導電類型的擴散區、形成在該擴散區中第二導電類型的發射區，以及形成在所述埋層區上外延區中的第一導電類型的基區；
[0040]至少一個第二二極管，每一第二二極管包括形成在隔離區中的第一導電類型的基區，以及形成在外延區中的第二導電類型的發射區，以及
[0041]形成在半導體襯底另一側上的第一電極，形成在外延層表面上用于形成所述瞬態電壓抑制器件的金屬布線層。
[0042]優選地，所述半導體襯底的摻雜濃度大于所述外延層的摻雜濃度。
[0043]優選地，所述第一導電類型為P型，第二導電類型為N型；或所述第一導電類型為N型，第二導電類型為P型。
[0044]優選地，所述金屬布線層包括將所述TVS管的發射區與所述至少一個第一二極管的每一發射區電連接的金屬布線，以及將所述至少一個第二二極管的發射區和與其對應的第一二極管的基區電連接的至少一個其他金屬布線。
[0045]優選地，該器件包括一個第一二極管，一個第二二極管以及從連接所述TVS管發射區的金屬布線引出的電源電極和從所述其他金屬布線層引出的至少一個輸入輸出電極和/或電源電極。
[0046]優選地，所述半導體襯底的電阻率約為0.001?0.02 Ω.cm。
[0047]優選地，所述外延層的電阻率大于5.5 Ω.cm，厚度大于7.5μηι。
[0048]優選地，隔離區的摻雜濃度為119CnT3量級，所述擴散區的摻雜濃度為
1.0 X 118?9.9X10 19cm_3。
[0049]優選地，所述發射區的摻雜濃度為8.0X 119?2.0X 10 2°cm_3。
[0050]優選地，所述至少一個第一二極管和所述至少一個第二二極管的電容分別小于所述TVS管的電容。
[0051]本發明的有益效果:
[0052]使用自補償背封層工藝，為選用重摻雜襯底批量制作具有特殊功能要求的半導體器件提供了可能性，并可顯著提高重摻雜襯底生長反型輕摻雜外延層的質量和效率。例如，制作單通道低電容瞬態抑制器件時，使用本發明的技術方法，可選用電阻率為0.001?
0.02 Ω.Cm的重摻雜P型襯底，在常壓外延設備中仍可滿爐進行生產，由此提高了生產效率，降低了器件的制造成本。
[0053]本發明將至少一組上整流二極管和下整流二極管與TVS管集成在同一 P++半導體襯底上，有利于實現廣品的低成本和尚性能，并可有效節省器件的占地空間。
[0054]此外，根據本發明的器件結構，通過將P+隔離區延伸至與P++半導體襯底接觸，可以將P++半導體襯底作為接地電極GND，而不必將地電極從正面引出。這樣不僅有利于減小芯片尺寸，還能使器件結構適用于多種不同的封裝形式。另外，將P++半導體襯底直接作為接地GND電極引出，封裝時可以減少至少I根鍵合金絲，能夠大幅度地降低制作成本。
【專利附圖】
【附圖說明】
[0055]圖1A為一種單通道低電容TVS器件的電路圖。
[0056]圖1B為一種多通道低電容TVS器件的電路圖。
[0057]圖2-9為根據本發明的器件制備工藝流程圖。
[0058]圖10A-11A為根據本發明的第一實例的TVS器件的工藝流程圖。
[0059]圖10B-11B為根據本發明的第二實例的TVS器件的工藝流程圖。
[0060]圖12-21根據本發明第三實例的器件制備工藝流程圖。
【具體實施方式】
[0061]為了更清楚地說明本發明，下面結合優選實施例和附圖對本發明做進一步的詳細說明。附圖中相同的部分以相同的標記表示。本領域技術人員應當理解，下面所具體描述的內容是說明性的而非限制性的，不應以此限制本發明的保護范圍。
[0062]圖2-10示出根據本發明第一實例和第二實例的低電容TVS器件制備工藝流程圖。第一和第二實例中，TVS器件分別包括一個TVS 二極管，一個上二極管和一個下二極管，不同之處僅在于，第一實例的TVS器件為單通道器件包括地電極和輸入輸出電極，而第二實例的器件為多通道器件包括地電極，電源Vcc電極和輸入輸出電極。這兩個實例中，第一導電類型為P型，第二導電類型為N型。如圖2所示，準備擁有第一導電類型的半導體襯底2。在本實例中，第一導電類型的半導體襯底2為摻雜濃度為119CnT3量級的重摻雜P++襯底，其電阻率約為0.004?0.006 Ω.cm。
[0063]使用例如離子注入方法在所述擁有第一導電類型的重摻雜襯底上注入形成一個埋層區4，該埋層區擁有第二導電類型，如圖3所示。在本實例中，第二導電類型的埋層區4為銻(Sb)注入形成的N型埋層區，注入劑量不小于3X 1015cm_2，注入能量不小于50KeV。
[0064]隨后，制作擁有第二導電類型的自補償背封層I，如圖4。在本實例中，該自補償背封層的補償類型為N型。
[0065]隨后，制作擁有第二導電類型的輕摻雜外延層3，如圖5。在本實例中，第二導電類型外延層3是使用常壓外延工藝生長的N-外延層，該N-外延層電阻率不小于5.5 Ω.cm，厚度不小于7.5 μπι。
[0066]隨后，在外延區中制作擁有第一導電類型的隔離區5，如圖6，以隔離出用于形成各二極管的外延區。在本優選實例中，所述第一導電類型隔離區5例如為B3tl乳膠源工藝制作的摻雜濃度為4.0X 1019cm_3的P++隔離區，形成于N-外延層中并延伸至P++襯底。所述隔離區將作為TVS管的P型區，與襯底相連從背面引出。隔離區濃度將影響TVS管的耐壓，本領域技術人員可根據器件需求自行控制隔離區濃度，但過低的隔離區濃度將嚴重制約TVS管的電流能力，因此應控制在不小于119CnT3數量級。
[0067]隨后，在埋層區上的外延區中制作擁有第二導電類型的擴散區6，如圖7。在本優選實例中，第二導電類型的擴散區6為磷擴散形成的濃度為1.0 X 118?9.9 X 10 19cm_3的深磷區，可有效減小上整流管的體電阻，從而提高器件的電流能力。
[0068]隨后，分別在所述隔離區中和所述埋層區上方的外延區中制作擁有第一導電類型的基區7，如圖8。在本優選實例中，所述第一導電類型基區7為B3tl乳膠源工藝制作的濃度約為2.0X 119CnT3的P++有源區。形成在隔離區中的所述基區將作為下整流二極管的P型區以及作為TVS管的P型區，形成在外延區中的基區將作為上整流管的P型區，同時對隔離區表面的P型濃度進行補償。
[0069]隨后，分別在襯底上方的外延區中、所述擴散區中以及TVS管的基區中制作擁有第二導電類型的發射區8，如圖9。在本優選實例中，所述第二導電類型發射區8為磷擴散工藝制作的濃度約為8.0 X 119CnT3?2.0 X102°cm_3的N++有源區；所述發射區8將作為上、下整流管的N型區及TVS管的N型區，同時對深磷區表面的N型濃度進行補償。
[0070]本領域技術人員應當理解，可以合理設計各摻雜區的位置、大小和摻雜濃度以使各二極管的電容小于TVS管的電容，以得到符合要求的低電容瞬態電壓抑制器件。
[0071]隨后，制作互連結構，圖1OA示出根據本發明第一實例的單通道低電容瞬態電壓抑制器件的互連及電極結構，圖1OB示出根據本發明第二實例的多通道低電容瞬態電壓抑制器件的互連及電極結構。互連結構位于第二導電類型外延層上，外延層上表面存在熱氧化生成的絕緣氧化硅層，如剖面線部分所示，氧化硅層擁有電極窗口。在本優選實例中，使用金屬鋁作為互連引線。互連引線之一將下整流二極管10的發射區8和上整流二極管9的基區7電連接，并可被引出作為I/O端口。另一互連引線將TVS管的發射區8與上整流二極管9的每一發射區電連接，如圖1OA所示。該互連引線可被引出作為多通道瞬態電壓抑制器件的電源Vcc電極端口，如圖1OB所示。
[0072]隨后，將芯片減薄和背面金屬化。在減薄的過程中所述形成在襯底上的自補償背封層I將作為犧牲層被去除，最終器件完成時該層將被隨后在半導體襯底的背面形成金屬層12取代，例如可用于引出作為接地端口，如圖1lA和圖1lB所示。
[0073]需要說明的是，在該實例中P+或P++表不P型重慘雜，N+或N++表不N型重慘雜，N-表示N型輕摻雜。這里，重摻雜和輕摻雜是相對的概念，表示重摻雜的摻雜濃度大于輕摻雜的摻雜濃度，而并非對具體摻雜濃度范圍的限定。
[0074]圖12-21示出根據本發明第三實例的兩I/O通道低電容TVS器件制備工藝流程圖。
[0075]第三實例的器件制備工藝的步驟與第一和第二實例的器件制備步驟相對應，不同之處僅在于第三實例的器件包括兩組上整流二極管和下整流二極管、Vcc電源通道以及二個I/O通道。該實例中，互連引線之一將TVS管的發射區與每一上整流二極管的發射區電連接，可用于引出作為電源Vcc端口。每一將下整流二極管的發射區8和相應的鄰近上整流二極管的基區7電連接的互連引線，可用于引出作為一個I/O端口，由此得到多通道低電容TVS器件。本領域技術人員可根據實際電路I/O端的數量需求來設定所需的組合數的大小得到所需數量輸入輸出電極的瞬態電壓抑制器件。
[0076]可以看出，根據本發明的方法，可以以簡單的步驟在同一芯片上制備出多通道低電容TVS器件。通過將每一下整流二極管的P+隔離區延伸至與P++半導體襯底接觸，將P++半導體襯底作為接地電極GND，而不必將地電極從正面引出。這樣不僅有利于減小芯片尺寸，還能使器件結構適用于多種不同的封裝形式。另外，將P++半導體襯底直接作為接地GND電極引出，封裝時可以減少至少I根鍵合金絲，能夠大幅度地降低制作成本。
[0077]顯然，本發明的上述實施例僅僅是為清楚地說明本發明所作的舉例，而并非是對本發明的實施方式的限定，對于所屬領域的普通技術人員來說，在上述說明的基礎上還可以做出其它不同形式的變化或變動，這里無法對所有的實施方式予以窮舉，凡是屬于本發明的技術方案所引伸出的顯而易見的變化或變動仍處于本發明的保護范圍之列。
【權利要求】
1.一種用于形成瞬態電壓抑制器件的方法，包括: 在第一導電類型的半導體襯底上形成至少一個第二導電類型的埋層區； 在所述襯底的底面和側面上形成第二導電類型的自補償背封層； 在所述襯底的上表面上形成第二導電類型的外延層； 在所述外延層中形成垂直延伸至所述半導體襯底的第一導電類型的隔離區； 在所述埋層區上方的外延層中形成第二導電類型的擴散區； 分別在所述隔離區中和所述埋層區上方的外延區中形成第一導電類型的基區； 分別在襯底上方的外延區中、所述擴散區中以及形成在隔離區中的基區中形成第二導電類型的發射區，以形成至少一個第一二極管、至少一個第二二極管和TVS管； 在所得到結構的上表面上制作用于形成多通道低電容瞬態電壓抑制器件的互連層； 去除所述自補償背封層； 在半導體襯底的背面上形成電極層。
2.一種瞬態電壓抑制器件，其特征在于，該器件包括: 第一導電類型的半導體襯底， 形成在所述半導體襯底上的第二導電類型外延層，第二導電類型不同于第一導電類型， 形成在所述半導體襯底和所述外延層之間第二導電類型的至少一個埋層區，和形成在所述外延層中并延伸至襯底的第一導電類型的隔離區，該隔離區將所述外延層隔離出多個外延區， 該器件進一步包括 TVS管(11)，包括形成在隔離區中第一導電類型的基區(7)和形成在該基區中的第二導電類型的發射區⑶； 至少一個第一二極管(9)，每一第一二極管包括形成在埋層區上外延區中的第二導電類型的擴散區(6)、形成在該擴散區(6)中第二導電類型的發射區(8)，以及形成在所述埋層區上外延區中的第一導電類型的基區(7); 至少一個第二二極管(10)，每一第二二極管包括形成在隔離區中的第一導電類型的基區(7)，以及形成在外延區中的第二導電類型的發射區(8)，以及形成在半導體襯底另一側上的第一電極，和 形成在外延層表面上用于形成所述瞬態電壓抑制器件的金屬布線層。
3.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述第一導電類型為P型，第二導電類型為N型；或所述第一導電類型為N型，第二導電類型為P型。
4.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述金屬布線層包括將所述TVS管的發射區與所述至少一個第一二極管的每一發射區電連接的金屬布線，以及將所述至少一個第二二極管的發射區和與其對應的第一二極管的基區電連接的至少一個其他金屬布線。
5.如權利要求4所述的瞬態電壓抑制器件，其特征在于，所述半導體襯底的摻雜濃度大于所述外延層的摻雜濃度。
6.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述半導體襯底的電阻率約為 0.001 ?0.02Ω.Cm。
7.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述外延層的電阻率大于5.5 Ω.cm，厚度大于 7.5 μ m。
8.如權利要求2所述的瞬態電壓抑制器件，其特征在于，隔離區的摻雜濃度為1019CnT3量級，所述擴散區的摻雜濃度為1.0X 118?9.9X10 19cm_3。
9.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述發射區的摻雜濃度為8.0X1019?2.0X102Clcm_3。
10.如權利要求2所述的瞬態電壓抑制器件，其特征在于，所述至少一個第一二極管和所述至少一個第二二極管的電容分別小于所述TVS管的電容。
【文檔編號】H01L21/02GK104465723SQ201410841443
【公開日】2015年3月25日 申請日期:2014年12月30日 優先權日:2014年12月30日
【發明者】周源, 馬林寶 申請人:北京燕東微電子有限公司