帶有溝槽-氧化物-納米管超級結的器件結構及制備方法

帶有溝槽-氧化物-納米管超級結的器件結構及制備方法
【專利摘要】本發明提出了一種沉積在第一導電類型的半導體襯底上的半導體功率器件。該半導體襯底承載著一個第二導電類型的外延層，其中半導體功率器件就位于超級結結構上。該超級結結構包含從外延層中的頂面上打開的多個溝槽；其中每個溝槽的溝槽側壁都用第一導電類型的第一外延層覆蓋，以便中和第二導電類型的外延層的電荷。第二外延層可以生長在第一外延層上方。每個溝槽都在一個剩余的溝槽縫隙空間內，用非摻雜的電介質材料填充。每個溝槽側壁都帶有一個傾斜角，以構成會聚的U-型溝槽。
【專利說明】帶有溝槽-氧化物-納米管超級結的器件結構及制備方法
[0001]本案是分案申請
原案發明名稱:帶有溝槽-氧化物-納米管超級結的器件結構及制備方法原案申請號:201110054042.x 原案申請日:2011年2月28日。

【技術領域】
[0002]本發明主要涉及半導體功率器件，更確切地說，本發明涉及帶有溝槽側壁的溝槽納米管的結構和制備方法，其中用摻雜的外延層覆蓋溝槽側壁，然后用絕緣材料填充溝槽側壁，以便用簡化的制備工藝靈活地制備可測量的電荷平衡的半導體功率器件，同時獲得高擊穿電壓以及很低的電阻。

【背景技術】
[0003]盡管關于帶有垂直超級結結構的半導體器件，為了改善其電學特性，已有許多專利信息以及公開的技術文件，但是在超級結半導體器件的設計和制備的相關領域，仍然存在許多技術難題與制備局限。更確切地說，最常見的超級結器件包含金屬氧化物半導體場效應管(MOSFET)和絕緣柵雙極晶體管，關于這些器件，已有許多已公開的專利信息，包含美國專利 5，438，215,5, 216，275,4, 754，310,6, 828，631。藤平(Fujihira)在《半導體超級結器件理論》(日本應用物理快報，36卷，1997年10月，6254-6262頁)一書中，提出了垂直超級結器件的結構。更確切地說，藤平發表的論文中的圖2表示了一種垂直溝槽MOSFET超級結器件，在此引用為圖1 (1A)。藤平還在美國專利6，097，063中提出了一種具有漂流區的垂直半導體器件，當器件處于閉合模式時，漂流區中有漂流電流流過，當器件處于斷開模式時，漂流區中的漂流電流耗盡。所形成的漂流區結構是具有多個第一導電類型的分立的漂流區，以及多個第二導電類型的分隔區，其中每個分隔區都位于分別相鄰的漂流區中，并聯形成p-n結。美國專利6，608，350提出了一種垂直超級結器件，帶有介質材料層填充在溝槽中，美國專利5，981,996如圖2 (1B)所示，提出了一種垂直溝槽MISFET器件。
[0004]然而，在這些專利技術和公開內容中所述的超級結器件的結構和工作性能中，仍然存在諸多技術局限，從而限制了這些器件在實際應用中的有效性。傳統超級結器件的難題與局限包含深溝槽的填充、形成在溝槽中的納米管的尺寸限制、保持終止區附近的臺面區域處電荷平衡、超級結器件的非箝位感應開關(UIS)能力不足、超級結功率器件的振蕩問題、由于外延生長速度緩慢造成超級結器件的高制造成本、超級結結構中的N和P雜質在高溫下相互擴散、在同一芯片上難以集成不同的器件、以及高壓應用時的終止區域很大等相關技術問題。
[0005]因此，在功率半導體器件的設計和制備領域中，有必要提出形成功率器件的新穎的器件結構和制備方法，從而解決上述困難與局限。


【發明內容】

[0006]因此，本發明的一個方面是提出一種新型的、改良的器件結構和制備方法，通過在溝槽側壁和底部，生長一個薄的N型摻雜外延層(例如砷外延層)，沒有完全填充或部分填充溝槽，然后在第一外延層上方生長第二外延層，并用非摻雜的介質材料填充剩余的構成縫隙，從而解決用外延層填充深溝槽時，傳統的制備方法中經常遇到的問題。第二外延層可以充分填充其余溝槽縫隙的底部，從而可以在縫隙中更加方便地沉積介質材料。
[0007]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，利用電荷平衡原理，通過納米管結構，降低Rds，并且元件間距很小，以獲得6微米間距的600V M0SFET，其導通電阻率小于9豪歐/cm2。這就解決了用于高壓器件時對于高Rds的限制。
[0008]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，該結構利用較大的間距以及狹窄的N-外延層，并利用在每個有源元件叉指末端具有較大半徑的單一元件，在有源區域臺面結構的末端保持電荷平衡。
[0009]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，在一個帶有摻雜濃度分級的外延層中制備超級結結構，例如在一個N+襯底上用三個步驟形成P外延層，迫使擊穿發生在漂流區較低的部分中，從而改善超級結MOSEFT器件的UIS性能。
[0010]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，厚介質區位于柵電極以下，以降低柵-漏電容Crss，從而解決超級結功率器件的振蕩問題。
[0011]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，通過生長一個薄的單一層N-外延層(0.1-1.0微米的厚度范圍)，部分填充溝槽，并用電介質/氧化物填充剩余的深溝槽，從而解決由于深溝槽中外延生長緩慢，而造成的超級結器件的高制造成本問題。此外，輕摻雜的N型外延層可以在N-外延層之后生長，在用電介質/氧化物填充剩余的深溝槽之前，充分填充溝槽，這有利于更加方便地用氧化物填充溝槽。
[0012]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，在較寬的P-型區域附近形成一個非常薄的N-型納米管層，并與較寬的P-型區域電荷平衡；作為示例，N-型納米管層比較寬的P-型區域寬三倍，導致硼的摻雜濃度比N-型納米管區域中的N-型摻雜濃度低三倍。因此，只能允許受限的硼擴散進入N型納米管區，從而補償多余的砷電荷。N-型納米管區域的重N型摻雜(例如砷或銻)，不會過分移動，從而不會大量擴散到P-型區。這就解決了在高溫下，N和P雜質相互擴散所帶來的問題。
[0013]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，增大第一器件分界線處的溝槽區域寬度，例如對于一個MOSFET器件以及一個第二器件(例如肖特基二極管)，是用介質材料充分填充大溝槽區域一與有源器件不同，有源器件是用硅充分填充，再用氧化硅(氧化物或Si02)填充剩余部分。因此，不同的器件可以更加方便地集成在同一個硅芯片上。
[0014]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，將一個肖特基二極管與一個受控的注入P-N 二極管集成在一起，從而降低了二極管的恢復電荷，減少高壓器件的漏電流。
[0015]本發明的另一方面在于，提出了一種帶有超級結結構的新型的、改良的器件結構和制備方法，將一個高壓(HV)肖特基二極管與一個受控的注入P-N 二極管集成在同一個硅晶片上，作為一個絕緣柵雙極晶體管(IGBT)，其中IGBT的背面帶有發射極(對于N-通道器件而言為P-型)植入。從而解決了 IGBT結構缺少嵌入式二極管的難題。
[0016]本發明的另一方面在于，提出了一種新型的、改良的終止結構，制備寬介質溝槽的方法是首先通過形成一個Si02網絡，然后刻蝕掉Si02網絡內的硅臺面結構，并用自旋式玻璃、HDP或聚酰亞胺，填充剛刻蝕掉的區域，在金屬化之前還是之后進行，取決于所選的介質材料的類型。由于制備所受的限制，用傳統的刻蝕和填充方法很難制備又寬又深的介質溝槽，但是本發明的兩步方法可以利用標準的制備工藝，形成一個高質量的又寬又深的介質填充溝槽。對于一個600V器件的每一側面而言，利用終止區的這種寬氧化物溝槽，一個普通的6-10密耳寬的HV終止區，可以減至2密耳。對于低電流產品，這種HV終止區增大了晶片尺寸，對大晶片增大15%左右(在一個T0-220填充的能力中)，對較小的晶片增大50%左右(對于HV終止，為53X 53密耳~2晶片，8密耳/側)。因此，由于減小了適合高壓應用器件的終止區，從而解決了高壓MOSFET功率器件，需要大終止區的難題。
[0017]閱讀以下詳細說明并參照附圖之后，本發明的這些和其他的特點和優勢，對于本領域的技術人員而言，無疑將顯而易見。

【專利附圖】

【附圖說明】
[0018]圖1表示現有一種垂直超級結功率器件的傳統結構的剖面透視圖。
[0019]圖2表示現有一種垂直超級結功率器件的傳統結構的剖面圖。
[0020]圖3表示本發明所述的帶有溝槽納米管超級結結構的MOSFET器件的剖面圖。
[0021]圖4-圖6表示本發明所述的帶有交替溝槽納米管超級結結構的MOSFET器件的剖面圖。
[0022]圖7表示本發明所述的帶有溝槽納米管超級結結構的N-通道絕緣柵雙極晶體管(IGBT)器件的剖面圖。
[0023]圖8和圖9分別表示本發明所述的帶有溝槽納米管超級結結構的電荷注入控制電阻器的剖面圖以及等效電路圖。
[0024]圖10為圖8所示結構的俯視圖。
[0025]圖11為圖8所示結構的另一個剖面圖。
[0026]圖12表示圖3所示的MOSFET器件的另一個實施例的剖面圖，該MOSFET器件帶有溝槽納米管超級結結構以及三個不同摻雜濃度的外延層。
[0027]圖13和圖14表示兩種MOSFET器件的兩個局部透視圖，這兩種MOSFET器件都帶有本發明所述的溝槽納米管超級結結構。
[0028]圖15表示類似于圖14所示的MOSFET器件的俯視圖。
[0029]圖16和圖17表示本發明所述的功率器件的封閉元件結構的俯視圖。
[0030]圖18表示本發明所述的MOSFET器件的剖面圖，該MOSFET器件帶有溝槽納米管超級結結構以及專門配置的終止區。
[0031]圖19至圖31為一系列表示圖3所示的MOSFET器件的制備過程的剖面圖。
[0032]圖32至圖41為一系列表示配置本發明所述的終止區的制備過程的剖面圖。
[0033]圖42為本發明所述的平面終止區的俯視圖；圖43和圖44為其剖面圖；圖45表示整個終止區上夾斷步驟的電壓分布。
[0034]圖46和圖47表示帶有肖特基器件的IGBT器件的剖面圖。

【具體實施方式】
[0035]圖3表示本發明所述的溝槽納米管金屬氧化物半導體場效應管(MOSFET)器件100的剖面圖。MOSFET元件形成在一個P-型外延層110中，P-型外延層110位于N+襯底105上。多個溝槽納米管115和多個溝槽形成在外延層110中。溝槽側壁帶有微小的傾斜角，以形成一個錐形溝槽。作為示例，側壁可以略微傾斜87-89度。每個溝槽側壁都被N+外延層115覆蓋。另一個輕摻雜的P-外延層116生長在N+外延層115上方。由于剩余的溝槽寬度和溝槽的傾斜角，P-外延層116的側壁朝著底部會合，并充分填充溝槽的底部。用氧化硅120等電介質填充溝槽剩余的中心部分。MOSFET器件100還包含形成在溝槽頂部的溝槽柵極130，溝槽柵極130被柵極氧化層125填充包圍著，并通過氧化硅層120與下面的N+側壁層115絕緣。MOSFET器件100還包含包圍著溝槽柵極130的本體區。每個本體區都含有一個P-本體區135和一個重摻雜的P+本體接觸區140。MOSFET器件100還包含N+源極區145，N+源極區145沉積在MOSFET器件100的頂面附近，被P本體區140和135包圍著。MOSFET器件100還包含一個阻擋金屬層150，以接觸源極區145和P+本體接觸區140，MOSFET器件100也可以連接到源極電極155上。柵極電極160也用于在溝槽柵極130上加載柵極電壓。當打開MOSFET器件100時，會在本體區135中鄰近溝槽柵極130的地方形成一個通道(圖中沒有表示出)。
[0036]P-外延層110和帶有側壁、被N外延層115和輕摻雜的N-外延層116覆蓋的溝槽，構成納米管結構，以使MOSFET器件獲得電荷平衡。本發明提出了一種電荷平衡的高壓器件，該器件可以高效地制備。N側壁層115，即納米管，同P外延層110的鄰近部分達到電荷平衡，使得N側壁層115構成MOSFET的漂流區，該漂流區在斷開模式下耗盡。P-外延層116還包含一個位于本體區135下面的N-型植入區117，以便將通道連接到N側壁層115中的漂流區上。通過從另一側耗盡N外延層，以及允許更高的電荷儲存在N外延層115中，P-外延層116可以提供進一步的電荷平衡，并改善Rdson。例如，如果再增加25%的P-型電荷儲存在P-外延層116中，那么就可以再增加25%的N-型電荷儲存在N-外延層115中，從而使Rdson降低25%。P-側壁層116也充分填充深溝槽的底部。這會使溝槽中剩余縫隙的縱橫比較小，可以輕松地用氧化填充物120填充這些縫隙，從而避免了形成空洞等制備問題。氧化填充物120使溝槽柵極130與漏極電勢絕緣，并降低了柵-漏電容。
[0037]N-外延層115大約I微米寬，在相鄰的N-外延層115之間的P外延層110大約6微米寬，這僅作為示例，不作為局限。可以認為P外延層110具有兩半，每一半的寬度都為3微米，并與N外延層115保持電荷平衡。N外延層115和P外延層110電荷平衡的那部分，具有的電荷濃度約為lE12cm_2，因此P外延層110的摻雜濃度為3.33E15cm_3，N外延層115的摻雜濃度為lE16cm_3。此外，I微米寬的P外延層116所具有的電荷濃度為0.25E12cm_2，摻雜濃度為2.5E15cnT3，N外延層115的摻雜濃度可以升高到1.25E16cnT3，從而降低Rdson。
[0038]圖4表示本發明所述的溝槽納米管(MOSFET)器件100_1的一個可選實施例。MOSFET器件100-1除了輕摻雜的N—外延層116-1 (而不是圖3所示的P-外延層116)生長在N +外延層115上以外，其他都與圖3所示的MOSFET器件100類似。因此，MOSFET器件100-1中并不需要N-型植入區117。輕摻雜的N—外延層116-1也充分填充溝槽的底部，以便于接下來形成氧化填充物120。由于形成N外延層115之后，可以利用同一個外延生長室制備N-外延層116-1，而要生長P外延層116的話，就需要將晶片移至另一個生長室，因此使用N-外延層116-1比P外延層116更易于制備。這也提高了器件的產量。在一個可選實施例中，N外延層116-1可以用一個本征或輕摻雜的P-層代替。
[0039]圖5表示本發明所述的溝槽納米管(MOSFET)器件100_2的一個可選實施例。MOSFET器件100-2與圖3所示的MOSFET器件100基本類似，只是溝槽較寬，使得形成在N +外延層115上方的P外延層116-2僅僅襯在溝槽內，并不能充分填充溝槽底部。相反，氧化填充物120-2填充了溝槽底部的絕大部分。
[0040]圖6表示本發明所述的溝槽納米管(MOSFET)器件100_3的一個可選實施例。MOSFET器件100-3與圖3所示的MOSFET器件100基本類似，只是P外延層116-3除了在氧化填充物120-3下方的底部較厚以外，在大多數區域中P外延層116-3都很薄，以至于在這些區域中N+外延層115-3都與它反向摻雜。可以選擇的是，如果在生長P外延層116-3之后實施各向同性的輕刻蝕，那么就可以形成這種結構。各向同性的刻蝕可以除去P外延層116-3的邊緣部分，留下P外延層116-3的底部。
[0041]圖7表示本發明所述的帶有溝槽納米管結構的N-通道絕緣柵雙極晶體管(IGBT)器件101的剖面圖。該IGBT器件101形成在P-型外延層110中，P-型外延層110位于P襯底層105-1上，作為IGBT的集電極，N-通道截止層108沉積在P-外延層110和P + IGBT發射層105-1之間。IGBT器件101與圖3所示的MOSFET器件的結構類似，也包含形成在外延層110中的多個溝槽納米管，溝槽納米管中含有多個溝槽。所形成的溝槽帶有側壁，側壁具有微小的傾斜角，并且每個溝槽側壁都覆蓋有一個N納米管層115、一個P-外延層116以及用氧化硅120填充的溝槽中心部分。IGBT器件101還包含溝槽柵極130，溝槽柵極130形成在溝槽頂部，被柵極氧化層125填充包圍著，并通過氧化硅層120與N+側壁層115絕緣。IGBT器件101還包含溝槽柵極周圍的本體區。每個本體區都含有一個沉積在重摻雜的P +本體接觸區140下面的P-本體區135。IGBT器件101還包含N +源極區145，N +源極區145沉積在頂面附近，并被P本體區135和140包圍著。IGBT器件101還包含一個阻擋金屬層150，阻擋金屬層150將源極區145和本體區140連接到發射極電極155上。再形成一個柵極電極160，以便在溝槽柵極130上加載柵極電壓。
[0042]P-外延層110和所形成的帶有被N外延層115覆蓋的側壁的溝槽，構成納米管結構，以形成IGBT器件中電荷平衡的漂流區。
[0043]圖8表示本發明所述的帶有溝槽納米管結構的電荷注入控制二極管的剖面圖。圖9用圖8中的肖特基二極管162以及PN結二極管161，表示電荷注入可調電阻器Rl 163的等效電路的電路圖。電荷注入可調電阻器Rl 163與PN結二極管161串聯，PN結二極管161與肖特基二極管162并聯。電阻器163可以集成到器件中，例如作為一個金屬和多晶硅電阻器，或者也可以外接到器件中，使用戶可以選擇所需的電阻值。P-型外延層110位于N/N+襯底層105上，作為PN結二極管和肖特基二極管的陰極。到P外延層110的歐姆接觸形成在第三維中，一直到P +區176。肖特基二極管和PN結二極管都位于P外延層110上，所形成的P外延層110帶有多個溝槽納米管，溝槽納米管含有多個溝槽。所形成的溝槽帶有側壁，側壁具有微小的傾斜角，并且每個溝槽側壁都覆蓋有N納米管層115、P-外延層116以及用氧化硅120填充的溝槽中心部分。較寬的溝槽可以形成在比其他的氧化填充物120更寬更深的氧化填充物121上。當它們形成在同一半導體晶片上時，這樣有助于分離不同的器件。肖特基二極管含有一個N-區165，肖特基接觸金屬170覆蓋著N區165的頂面。N區165沉積在納米管115上方，靠近氧化層120，并與P外延層110和N摻雜區115相接觸。PN結二極管含有一個P/P+區175/176，歐姆接觸金屬層180作為一個調制柵極，覆蓋在P/P+區175/176的頂面上。P區175與P外延層110和納米管層115相接觸。電阻器Rl 163控制P-N結二極管中的注入能級，是通過降低整個PN結二極管上的電壓(通過電壓Vki=I 二?管噸1)，致使PN結二極管上儲存的電荷量減少，反向恢復得到增強。電阻器Rl的值較大，會使反向恢復增強，并且傳導率調制降低帶來更少的正向傳導。電阻器Rl的值較小會帶來相反的效果。將肖特基二極管與PN結二極管并聯，會進一步減少PN結二極管中儲存的電荷量。改變電阻器Rl 163的大小，可以控制PN結二極管161中儲存的電荷量以及二極管的性能。PN結二極管降低了高壓(HV)肖特基二極管的漏電流，優化了復合器件的正向電壓降Vf。
[0044]如圖10以及圖11的剖面圖所示，肖特基二極管(用N區165表示)以及PN結二極管(用P/P+區175/176表示)位于外延層110的同一條紋上。
[0045]圖12表示類似于圖3所示的MOSFET器件，帶有溝槽納米管結構的MOSFET器件102的側面剖面圖。P外延層110作為一個分級的外延層110’，還帶有通過三種不同摻雜濃度的三步外延生長形成三個P摻雜層110-1、110-2和110-3。外延摻雜濃度隨高度的增加而增大，也就是說底部P摻雜層110-1的摻雜濃度最低，頂部P摻雜層110-3的摻雜濃度最高。分級的外延層110’通過將擊穿區從外延層的頂部往下移，提高了器件的ns。而且，通過將擊穿場下移到P外延層110中，使注入到P外延區110的電荷多于N區115，也可以提高ns。盡管，此例中用于制備分級外延層的是三步外延層，但是也可以使用更多步的外延層。還可選擇使用單一逐漸分級的外延層，其摻雜濃度從上到下逐漸降低。
[0046]圖13和圖14表示作為條紋元件的兩種不同器件的側面透視圖。為了解釋說明，此處沒有表示出源極和本體區一僅表示出柵極和外延層。圖13表示的器件類似于圖4所示的器件100-1，圖14表示的器件類似于圖3所示的器件100。圖15表示圖14所示器件的俯視圖，不連續區122位于柵極130中，靠近部分P-外延層116。掩膜使氧化填充物120在制備過程中，不在區域122中被刻蝕。同一掩膜也使靠近不連續區122的P-外延層116中不被植入P-型植入物117，P-型植入物117在其他地方沿溝槽植入。在帶有裸露P-外延層116的地方，為了保持電荷平衡，可以建立從源極電壓到P-外延層116的連接。也可選擇，不在柵極130中形成不連續區122，形成P-型植入物117的植入過程并非表層植入，而是帶有掩膜的，從而允許P-外延層116的區域非反向摻雜，并連接到源極電壓上。也可以選擇的是，這種效果也可以通過帶有掩膜的P-型植入步驟達到，從而形成P-型植入物117來創造P-外延層116被暴露的區域。
[0047]圖16和圖17表示帶有封閉元件的MOSFET器件的俯視圖。如圖16和圖17所示的封閉元件與條紋結構相比，在一個6X6的帶有3微米的硅臺面結構的封閉元件(即2.5微米的P-區、0.25微米的N-環以及3微米的溝槽開口)中，如圖16和圖17所示的封閉元件能夠降低約30%的Rds電阻。圖16表示不帶有源極或本體區的納米管結構的封閉元件布局。P-外延層110位于每個封閉兀件的中心,并被N-型納米管115和N—外延層116包圍著。溝槽柵極130和柵極氧化物125圍繞著封閉元件。圖17中所表示的是源極和本體區，P +本體接觸140位于每個封閉元件的中心，被N +源極區145包圍著。為了簡化，圖中沒有表示出P-植入區117。也可選擇，在溝槽柵極和半導體的位置互換時，使用帶有不連續柵極的封閉元件，使半導體襯底(包含源極和本體)包圍溝槽柵極，溝槽柵極位于封閉元件的中心。
[0048]圖18表示類似于圖12所示的MOSFET器件102，帶有溝槽納米管結構的MOSFET器件的側面剖面圖。P外延層I1作為三個P摻雜層110-1、110-2和110-3，是通過從上到下依次遞減的三種不同摻雜濃度的外延生長過程形成的。MOSFET器件還包含一個高壓終止區，帶有一個又寬又深的終止溝槽189 (例如30微米)，并用介質材料190和氧化物120填充終止溝槽189。所形成的終止溝槽189帶有一個用氧化物120填充的溝槽的初始網絡，它可以與有源溝槽的氧化物120同時形成。半導體臺面結構(圖中沒有表示出)位于氧化物120的網絡之間；然后刻蝕掉半導體臺面結構，將介質材料190填充到所產生的縫隙中。終止區的終點為沉積在晶片外圍邊緣上的鋸齒街區195。
[0049]圖19至圖31為一系列側面剖面圖，表示帶有類似于圖3所示納米管的自對準的高壓(HV)半導體功率器件的制備過程。圖19表示起始N +半導體襯底205，即重摻雜的N +硅襯底，承載著生長在襯底205上方的P-型外延層210。P-型外延層210也可以看出是上層半導體襯底，N +半導體襯底205可看作是下層半導體襯底。可以選擇生長P-型外延層210，具有三種或更多種不同的P-摻雜濃度，或者具有逐漸分級的摻雜濃度，其摻雜濃度從上到下逐漸降低。然后，形成氧化層211和氮化硅(Si3N4)層212，作為硬掩膜。在圖20中，利用溝槽掩膜(圖中沒有表示出)首先刻蝕硬掩膜，包含氧化層211和氮化硅層212。然后進行硅刻蝕，在外延層210中打開溝槽213。打開溝槽213的溝槽寬度約為3.5微米，溝槽深度約為36至40微米，側壁角約為88度。N納米管層215外延生長在N納米管層215上方，厚度約為0.25至0.5微米，用砷摻雜物摻雜，如圖21所示。P-外延層216可以生長在N納米管層215上方。如圖22所示，由于溝槽213的尺寸和傾斜的側壁，N—外延層216充分填充了溝槽的底部。然后，如圖24所示，將很薄的高密度等離子(HDP)氧化層220沉積在溝槽內，并填充溝槽。
[0050]在圖24中，利用背部刻蝕過程和/或化學機械平整化(CMP)工藝，除去頂面上的氧化硅(Si02) 220，直到氮化硅層212裸露出來。使用溝槽柵極掩膜(圖中沒有表示出)，將氧化層220刻蝕到大約1.5至2.0微米的深度。如圖25所示，利用N-型植入，在P-外延層216的裸露側壁上形成N-型植入物217。
[0051]在圖26中，形成厚度約為350-1200埃的柵極氧化層225，沿P-外延層216覆蓋在側壁上。沉積柵極多晶娃層230,最好選用N +原位摻雜多晶娃層。背部刻蝕多晶娃230,利用CMP工藝平整其頂面，并除去硬掩膜氧化層211和氮化硅(Si3N4)層212。進一步刻蝕多晶硅層230，形成一個輕微凹陷的柵極230，柵極多晶硅230的頂面比臺面結構表面大約低0.3微米。然后在頂面上方生長一個襯墊氧化層232。
[0052]在圖27中，利用高能量硼或P-本體摻雜植入，形成本體區235。進行高能本體摻雜植入時，要帶有一定的傾斜角，以阻止由于溝槽側壁的負臺面結構角，而在溝槽側壁附近的區域中產生遮蔽。升高溫度后，進行本體摻雜驅動，將本體區235擴散到P-外延層210、N納米管層215和N-外延層216中。然后，在接近零度時，進行重硼植入，以便在本體區235上方的頂面附近形成P+本體接觸區240。在圖28中，利用源極掩膜(圖中沒有表示出)進行低能含磷的N+植入，以形成包圍在P-本體區235和P+區240中的N+源極區245。在900攝氏度下，利用退火工藝進行植入激活30分鐘。在一個可選實施例中，在一個更高的溫度下進行N型植入，以便在P-本體區235下方產生埋入的N型區，同樣用于將MOSFET通道區連接到作為N-型植入物217的N外延層215。
[0053]然后，在頂面上形成一個氮化硅(Si3N4)硬掩膜層(圖中沒有表示出)。利用終止掩膜(圖中沒有表示出)在終止區中進行各向同性的硅刻蝕，以便在氧化硅層之間的終止區中的臺面結構區域中打開溝槽(圖中沒有表示出)，然后用電介質或Si02填充刻蝕后的臺面結構溝槽(例如圖18所示的介質層190)。背部刻蝕介質層190，直到硬掩膜層裸露出來，然后刻蝕并除去硬掩膜(圖中沒有表示出)。在終止區中的這些工藝如圖11所示。如圖29所示的那樣，沉積含有硼酸的硅玻璃(BPSG)鈍化層250。在圖30中，利用接觸掩膜(圖中沒有表示出)，打開穿過BPSG層250的接觸開口。在圖31中，在頂面上沉積一個金屬層，然后利用金屬掩膜(圖中沒有表示出)，在金屬層上形成源極金屬260-S和柵極墊(圖中沒有表示出)的圖案。在襯底205的底部也形成一個金屬層，以制備漏極金屬205-D，從而完成了整個超級結納米管MOSFET 200。
[0054]參見圖32至圖41為一系列側面剖面圖，表示一種帶有如圖3所示的納米管的自對準高壓(HV)半導體功率器件的終止區的制備過程。圖32表示初始N+半導體襯底205(例如重N+摻雜硅襯底)，承載著P-型外延層210，P-型外延層210作為層210-1、210-2和210-3，用三種不同的摻雜濃度，在襯底205的上方生長。所生長的P-型外延層210也可以具有逐漸分級的摻雜濃度，其摻雜濃度從上到下逐漸降低。然后，形成氧化層和氮化硅(Si3N4)層212，作為硬掩膜。在圖33中，利用溝槽掩膜(圖中沒有表示出)，首先刻蝕硬掩膜212，包含一個氧化層和一個氮化硅層。然后，利用硅刻蝕打開有源溝槽213b和終止溝槽213a，進入外延層210中。打開的溝槽深度約為36至40微米，側壁角約為88度。終止溝槽213a的寬度可能大于有源區溝槽213b，以保證如圖所示的那樣，填充在這些溝槽中的氧化物到達溝槽底部。然后，在溝槽213a和213b的側壁上外延生長一個N-外延納米管層215，其厚度約為0.25至0.5微米，并用砷摻雜物摻雜，隨后在N納米管215上方外延生長一個P-外延層216。如圖34所示，在溝槽中沉積并填充有薄HDP氧化層220。要注意的是，由于終止溝槽213a的寬度較大，雖然P-外延層216充分了填充有源區域溝槽213b的底部，卻僅能填充終止溝槽213a的一薄層襯里。因此，氧化層220在終止溝槽213a中填充的深度遠小于在有源溝槽213b中的深度。可在邊界區域使用又深又寬的氧化物填充較寬溝槽，以便在同一半導體晶片上制備不同器件時，區分這些不同的器件。
[0055]然后，利用背部刻蝕工藝和/或化學機械平整化(CMP)工藝，除去頂面上的氧化層220，直到氮化硅層212裸露出來。這時，會在終止區中形成一個氧化立柱223的網絡，在該網絡中含有半導體臺面結構224。終止區覆蓋著寬溝槽213a，利用覆蓋著終止區的溝槽柵極掩膜218，刻蝕有源區溝槽213b中的氧化層220。然后，如圖35所示，沿P-外延層216的裸露側壁進行N-型植入，制備N-型植入區217。如圖36所示，通過柵極氧化層225的襯墊，制備多晶硅柵極230。此時，可以除去有源區上的硬掩膜212。然后，如上所述，形成P-本體基極區235和重P+區240。利用源極掩膜(圖中沒有表示出)，如上所述，在有源單元區中，植入并形成N+源極區245，如圖37所示。在圖38中，利用終止硬掩膜249，將溝槽柵極掩膜218和剩余的硬掩膜212 —起除去。在圖39中，利用硅刻蝕，刻蝕半導體臺面結構224，即外延層210-1、210-2和210-3，在終止區的氧化層220之間，留下臨時刻蝕溝槽222。在圖40中，用介質材料290填充在終止區中的氧化層220之間的刻蝕溝槽222，以便填充終止區中的刻蝕臺面結構，形成又深又寬的終止氧化溝槽289。在圖41中，除去終止硬掩膜249，進行如圖29至圖31所示的后續處理工藝，完成帶有如圖18所示的特制終止區的MOSFET器件的制備。
[0056]圖42為俯視圖，圖43和圖44分別為帶有平面終止結構的如圖42所示的MOSFET器件的沿A-A’線和B-B’線的剖面圖。為了清晰起見，雖然大體表示出了由金屬層形成的電連接，但是俯視圖并沒有表示出金屬、氧化物和鈍化層的頂部，如圖18和圖41所示，平面終止是寬氧化溝槽的一個可選實施例。在平面終止結構中，終止區199’包含類似于有源區的臺面結構110’，臺面結構110’位于氧化層120’之間，用側壁填充在溝槽中，并由N摻雜外延層115’覆蓋著。終止單元不具有有源單元198’的源極/本體區135、140和145。相反，如圖42至圖44所示，P-臺面結構和N-外延層由金屬層150-1至150-5連接，以使每個終止單元閉鎖一個特定的夾斷電壓VPT。鈍化層195’可以覆蓋金屬層150-1至150-5。
[0057]最后一個有源單元(如圖中左側所示)，在源極電壓為O伏時，通過金屬層150-1，短接至第一終止單元的P-臺面結構(以及在中間的多晶硅塊130’)。更確切地說，金屬層150-1連接了 P區135’內的P+區140’。P-臺面結構110’和周圍的N-外延層115’耗盡，將N-外延層的電壓升高至夾斷電壓Vm，即N-外延層和P-臺面結構耗盡時的電壓。N-外延層115’連接到包圍著第一終止單元的N+區140’’的N區135’’上，第一終止單元的N+區140’’通過金屬層150-2短接至下一個終止單元(右側的下一個單元)的P-臺面結構上，由于在該單兀中發生耗盡，使電壓又升高了一個Vm,從而使此時的總電壓為Vpt2 ^ 2*VPT1o直到達到器件的工作電壓(漏極電壓)時，這種情況才會停止。參見圖45，首先將源極電勢作為參考電壓，例如金屬層150-1的V=0，電壓以夾斷步階155的漸進式的方式逐漸增加，使得金屬層150-2處的電壓為Vm。電壓遞增至Vm，然后達到金屬層150-3處的Vpt2，最終升高到器件電壓，即在最后一個金屬層150-n處的600伏預設電壓，如圖45中最靠近半導體芯片邊緣處的劃線所示。
[0058]在氧化溝槽120’內形成多晶硅塊130’，以防止電荷和污物進入氧化溝槽中的氧化物，從而提高了器件的可靠性。由于平面終止結構與寬氧化溝槽相比，需要更大的橫向距離，以阻隔工作電壓，因此該平面終止結構不如圖18所示的寬氧化溝槽終止結構緊湊。還應注意的是，與上述有源單元區中的溝槽類似，在終止區中打開用氧化硅填充的溝槽，也帶有稍稍傾斜的側壁。
[0059]圖46表示一種類似于圖7所示的IGBT器件101’的剖面圖，該IGBT器件101’與類似于圖4所示的肖特基器件162’相集成。帶有又深又寬氧化填充物121的寬溝槽，將器件分開。在這種情況下，將半導體襯底背部研磨到又深又寬的氧化填充物121的底部。在半導體材料的底部，植入N型層108’和P型層105-1’。由于IGBT不像MOSFET那樣具有嵌入式二極管，因此該實施例十分有用。應明確的是，如同美國專利申請號為12/484，166中所述的那樣，對不帶有初始外延層的單一 P-襯底進行背部研磨和植入后，可以用這種單一P-襯底構成器件。如圖47所示，制備該結構也可以無需背部研磨，以便將P型層150-1’’植入到一部分N-型半導體襯底108’ ’中。
[0060]盡管本發明已經詳細說明了現有的較佳實施例，但不應作為本發明的局限。例如，盡管以上說明所述的是η-通道器件，但是本發明通過將摻雜區域的導電類型反轉，也可用于P-通道器件。可以制備各種不同的器件，包含那些帶有平面柵極的器件。本領域的技術人員閱讀上述詳細說明后，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應涵蓋本發明的真實意圖和范圍內的全部變化和修正。
[0061]盡管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容后，對于本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護范圍應由所附的權利要求來限定。
【權利要求】
1.一種帶有溝槽-氧化物-納米管超級結的器件結構，其特征在于，包含: 一個第一導電類型的第一半導體層以及一個第二導電類型的第二半導體層，所述的第二半導體層沉積在第一半導體層上方； 在所述的第二半導體層中打開的溝槽，垂直延伸到所述的第一半導體層； 一個形成在所述的溝槽的側壁上的第一導電類型的第一外延層；以及一個形成在所述的第一外延層上的第二外延層；其中所述的第一外延層與相鄰的半導體區域之間達到充分的電荷平衡； 一個由終止單元的陣列構成的終止區，在有源單元的界面處帶有一個第一終止單元，其中每個終止單元還包含: 一個第二半導體層的臺面結構，并且第一外延層形成在它的側壁上，第二外延層形成在第一外延層上，所述臺面結構靠近帶有介質填充物的溝槽； 一個第一導電類型的第一區域，形成在所述臺面結構的頂面中；以及一個第二導電類型的第二區域，形成在所述臺面結構的頂面中，與所述臺面結構中的第一區域分開， 其中每個終止單元的第二區域都電連接到相鄰的下一個終止單元的第一區域上。
2.如權利要求1所述的器件結構，其特征在于，在至少一些溝槽中，所述第二外延層充分填充了未被第一外延層占據的縫隙的底部。
3.如權利要求2所述的器件結構，其特征在于，所述第二外延層的側壁朝著溝槽的底部合并在一起。
4.如權利要求1所述的器件結構，其特征在于，所述溝槽的側壁具有一定的角度，以形成錐形溝槽，并朝著溝槽的底面會聚。
5.如權利要求1所述的器件結構，其特征在于，所述第二外延層為第一導電類型。
6.如權利要求1所述的器件結構，其特征在于，所述第二外延層為第二導電類型或本征半導體材料。
7.如權利要求1所述的器件結構，其特征在于，還包含:在中心縫隙中的第一電介質填充物，所述中心縫隙在溝槽的中心，未被所述第二外延層占據。
8.如權利要求1所述的器件結構，其特征在于，還包含:一個柵極電極，其沉積在至少一些溝槽頂部中。
9.如權利要求8所述的器件結構，其特征在于，還包含:一個位于柵極電極下方的介質層填充溝槽剩余的中心部分。
10.如權利要求1所述的器件結構，其特征在于，還包含:形成在相鄰溝槽之間的肖特基二極管和PN結二極管。
11.如權利要求10所述的器件結構，其特征在于，所述PN結二極管是一種電荷注入可控二極管，其與一個電荷注入可控電阻器串聯，并與肖特基二極管并聯。
12.如權利要求1所述的器件結構，其特征在于，所述的第二半導體層在兩個相鄰溝槽之間的寬度，大于所述的第一外延層的寬度。
13.如權利要求1所述的器件結構，其特征在于，所述的第二半導體層在兩個相鄰溝槽之間的寬度，至少是所述的第一外延層寬度的三倍。
14.如權利要求1所述的器件結構，其特征在于，所述器件結構還包含一個金屬氧化物半導體場效應管MOSFET。
15.如權利要求1所述的器件結構，其特征在于，所述器件結構還包含一個絕緣柵雙極晶體管IGBT。
16.如權利要求1所述的器件結構，其特征在于，所述器件結構還包含一個與二極管集成的絕緣柵雙極晶體管IGBT。
17.如權利要求1所述的器件結構，其特征在于，所述的第二半導體層具有分級的摻雜結構，其摻雜濃度從上到下逐漸降低。
18.如權利要求7所述的器件結構，其特征在于，還包含: 一個具有介質溝槽的終止結構，它包含一個由所述的第一電介質填充物形成的介質立柱的網絡，和形成在網絡內所述的介質立柱之間的第二電介質填充物。
19.如權利要求7所述的器件結構，其特征在于，至少一個第二器件沉積在半導體襯底上，其中沉積在相鄰器件之間的溝槽比其他溝槽的溝槽寬度大。
20.如權利要求1所述的器件結構，其特征在于，所述器件結構還包含具有條紋結構的晶體管單元。
21.如權利要求1所述的器件結構，其特征在于，所述器件結構還包含具有封閉式單元布局的晶體管單元。
【文檔編號】H01L29/06GK104377238SQ201410765884
【公開日】2015年2月25日 申請日期:2011年2月28日 優先權日:2010年3月5日
【發明者】哈姆扎·依瑪茲, 馬督兒·博德, 李亦衡, 管靈鵬, 王曉彬, 陳軍, 安荷·叭剌 申請人:萬國半導體股份有限公司