薄膜晶體管的制作方法
【專利摘要】本發明提供一種薄膜晶體管。所述薄膜晶體管包括：基板；層疊設置在所述基板表面的第一柵極、第一柵極絕緣層、半導體層、蝕刻阻擋層及第二柵極，其中，所述半導體層的厚度為200nm～2000nm；所述蝕刻阻擋層設置有第一貫孔及第二貫孔，所述第一貫孔及所述第二貫孔分別對應所述半導體層設置；源極及漏極，所述源極及所述漏極分別穿過所述第一貫孔及所述第二貫孔連接所述半導體層。本發明薄膜晶體管具有較高的開態電流，以及開關速度。
【專利說明】薄膜晶體管
【技術領域】
[0001]本發明涉及薄膜晶體管的制造領域，尤其涉及一種具有較大開態電流的薄膜晶體管。
【背景技術】
[0002]薄膜晶體管(thin film transistor，TFT)作為一種開關元件被廣泛地應用在液晶顯示裝置等電子裝置中。雙柵極薄膜晶體管作為薄膜晶體管的一種特定的結構，由于可以應用在高分辨率(high pixels per inch，high PPI)的顯示設備上而得到廣泛地關注。對于雙柵極薄膜晶體管而言，高的開態電流可以增加所述雙柵極晶體管的開關速度。為了增加所述雙柵極薄膜晶體管的開態電流，通常的做法是增加雙柵極薄膜晶體管中溝道的寬度或者是減小溝道的長度。然而，增大雙柵極薄膜晶體管中溝道的寬度會降低液晶顯示裝置的開口率；減小雙柵極薄膜晶體管的溝道的長度會引起短溝道效應。綜上所述，現有技術中雙柵極薄膜晶體管的開態電流較小，從而導致雙柵極薄膜晶體管的開關速度較慢。
【發明內容】
[0003]本發明提供一種薄膜晶體管，從而提高薄膜晶體管的開態電流，提升所述薄膜晶體管的開關速度。
[0004]一方面，本發明提供了一種薄膜晶體管，所述薄膜晶體管包括:
[0005]基板；
[0006]層疊設置在所述基板表面的第一柵極、第一柵極絕緣層、半導體層、蝕刻阻擋層及第二柵極，其中，所述半導體層的厚度為200nm?2000nm ；
[0007]所述蝕刻阻擋層設置有第一貫孔及第二貫孔，所述第一貫孔及所述第二貫孔分別對應所述半導體層設置；
[0008]源極及漏極，所述源極及所述漏極分別穿過所述第一貫孔及所述第二貫孔連接所述半導體層。
[0009]其中，所述薄膜晶體管還包括鈍化層，所述鈍化層層疊設置于所述第二柵極上，所述鈍化層上設有第三貫孔及第四貫孔，所述第三貫孔連通所述第一貫孔，所述第四貫孔連通所述第二貫孔，所述源極穿過所述第三貫孔及所述第一貫孔連接所述半導體層，所述漏極穿過所述第四貫孔及所述第二貫孔連接所述半導體層。
[0010]其中，所述薄膜晶體管還包括第一歐姆接觸層，所述第一歐姆接觸層設置于所述源極與所述半導體層之間，所述源極通過所述第一歐姆接觸層連接所述半導體層。
[0011]其中，所述薄膜晶體管還包括第二歐姆接觸層，所述第二歐姆接觸層設置于所述漏極與所述半導體層之間，所述漏極通過所述第二歐姆接觸層連接所述半導體層。
[0012]其中，所述半導體層的橫向尺寸大于所述第一柵極的橫向尺寸且大于所述第二柵極的橫向尺寸。
[0013]相較于現有技術，由于把所述半導體層的厚度設置為200nm?2000nm，此種厚度的半導體層可以在所述半導體層中形成兩個電流溝道。所述薄膜晶體管的開態電流為兩個電流溝道中的電流之和。因此，所述薄膜晶體管具有較高的開態電流，提升了所述薄膜晶體管的開關速度。
[0014]另一方面，本發明提供了一種薄膜晶體管，所述薄膜晶體管包括:
[0015]基板；
[0016]層疊設置于所述基板表面的第一柵極、第一柵極絕緣層、至少兩層半導體層、蝕刻阻擋層及第二柵極；
[0017]所述蝕刻阻擋層設置有第一貫孔及第二貫孔，所述第一貫孔及所述第二貫孔分別對應所述半導體層設置；
[0018]源極及漏極，所述源極及所述漏極分別穿過所述第一貫孔及所述第二貫孔連接所述半導體層。
[0019]其中，所述薄膜晶體管還包括鈍化層，所述敦化層層疊設置于所述第二柵極上，所述鈍化層上設有第三貫孔及第四貫孔，所述第三貫孔連通所述第一貫孔，所述第四貫孔連通所述第二貫孔，所述源極穿過所述第三貫孔及所述第一貫孔連接所述半導體層，所述漏極穿過所述第四貫孔及所述第二貫孔連接所述半導體層。
[0020]其中，所述薄膜晶體管還包括第一歐姆接觸層，所述第一歐姆接觸層設置于所述源極與所述半導體層之間，所述源極通過所述第一歐姆接觸層連接所述半導體層。
[0021]其中，所述薄膜晶體管還包括第二歐姆接觸層，所述第二歐姆接觸層設置于所述漏極與所述半導體層之間，所述漏極通過所述第二歐姆接觸層連接所述半導體層。
[0022]其中，所述半導體層的橫向尺寸大于所述第一柵極的橫向尺寸且大于所述第二柵極的橫向尺寸。
[0023]相較于現有技術，由于本發明薄膜晶體管中包括至少兩個半導體層，因此，所述薄膜晶體管中能夠形成至少兩個電流溝道。所述薄膜晶體管中的開態電流為所有的電流溝道中的電流之和，因此，所述薄膜晶體管具有較高的開態電流，提升了所述薄膜晶體管的開關速度。
【專利附圖】
【附圖說明】
[0024]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0025]圖1為本發明一較佳實施方式的薄膜晶體管的剖面結構示意圖。
[0026]圖2為圖1中的薄膜晶體管的半導體層中的電流流向示意圖。
[0027]圖3為本發明另一較佳實施方式的薄膜晶體管的剖面結構示意圖。
[0028]圖4為圖3中的薄膜晶體管的半導體層中的電流流向示意圖。
【具體實施方式】
[0029]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0030]請參閱圖1，圖1為本發明一較佳實施方式的薄膜晶體管的剖面結構示意圖。所述薄膜晶體管(thin film transistor，TFT) 100包括基板110、層疊設置在所述基板110表面的第一柵極120、第一柵極絕緣層130、半導體層140、蝕刻阻擋層(etching stoplayer) 150及第二柵極160。其中，所述半導體層140的厚度為200nm?2000nm。所述蝕刻阻擋層150設有第一貫孔151及第二貫孔152，所述第一貫孔151及所述第二貫孔152分別對應所述半導體層140設置。所述薄膜晶體管100還包括源極181及漏極182，所述源極181及所述漏極182分別穿過所述第一貫孔151及所述第二貫孔152連接所述半導體層140。
[0031]在其他實施方式中，所述薄膜晶體管100還包括一緩沖層(圖未示)。所述緩沖層用于緩沖在所述基板110上制作所述薄膜晶體管100的其他結構的過程中受到的應力，以避免所述基板I1的損壞或者破裂。此時，所述第一柵極120、所述第一柵極絕緣層130、所述半導體層140、所述蝕刻阻擋層(etching stop layer) 150及所述第二柵極160通過所述緩沖層層疊設置于所述基板110上。所述緩沖層的材質選自氧化硅層，氮化硅層，氮氧化硅層及其組合的其中之一。
[0032]所述基板110可以為玻璃基板，也可以為塑料基板或者是絕緣基板。
[0033]所述第一柵極120設置于所述基板110的表面的中部。所述第一柵極120的材質為金屬或者金屬合金，在一實施方式中，所述第一柵極120的材質選自銅、鎢、鉻、鋁及其組合的其中之一。所述第一柵極120可由如下步驟形成。首先，在所述基板110的表面形成一整層金屬層，為方便描述，在所述基板110的表面上形成的一整層金屬層命名為第一金屬層，將所述第一金屬層圖案化以形成本實施方式的設置在所述基板110中部的第一柵極120。
[0034]所述第一柵極絕緣層130覆蓋在所述第一柵極120及所述基板110上，所述第一柵極絕緣層130的材質選擇氧化硅、氮化硅層，氮氧化硅層及其組合的其中之一。
[0035]所述半導體層140設置于所述第一柵極絕緣層130遠離所述第一柵極120的表面，所述半導體層140為所述薄膜晶體管100的源極181和漏極182之間導通或者斷開的通道。所述蝕刻阻擋層150覆蓋所述半導體層140上。
[0036]所述第二柵極160設置于所述蝕刻阻擋層150遠離所述半導體層140的表面的中部。所述第二柵極160的材質為金屬或者金屬合金，所述第二柵極160的材質選自銅、鎢、鉻、鋁及其組合的其中之一。在一實施方式中，所述第二柵極160的材質與所述第一柵極120的材質相同。在其他實施方式中，所述第二柵極160的材質與所述第一柵極120的材質不同。
[0037]所述薄膜晶體管100還包括鈍化層(passive layer) 170。所述鈍化層170設置于所述第二柵極160上，所述鈍化層170上設有第三貫孔171及第四貫孔172。所述第三貫孔171連通所述第一貫孔151，所述第四貫孔172連通所述第二貫孔152。所述源極181穿過所述第三貫孔171及所述第一貫孔151連接所述半導體層140，所述漏極182穿過所述第四貫孔172及所述第二貫孔152連接所述半導體層140。
[0038]所述源極181及所述漏極182分別對應所述半導體層140的兩端設置。在一實施方式中，所述源極181及所述漏極182可以為透明導電材料形成的。具體地，在所述鈍化層170遠離所述第二柵極160的表面形成一層透明的導電材料，然后圖案化定義出所述源極181及所述漏極182。所述源極181及所述漏極182的可以為金屬或者金屬合金，或者所述透明導電材料可以包含銦錫氧化物、銦鋅氧化物、氧化銦或者氧化鋅等之一或者任意組合。
[0039]所述薄膜晶體管100還包括第一歐姆接觸層(圖未示)。所述第一歐姆接觸層設置于所述源極181及所述半導體層140之間，所述源極181通過所述第一歐姆接觸層連接所述半導體層140。所述第一歐姆接觸層用于減小所述源極181與所述半導體層140之間的接觸電阻。
[0040]所述薄膜晶體管100還包括第二歐姆接觸層(圖未示)。所述第二歐姆接觸層設置于所述漏極182與所述半導體層140之間，所述漏極182通過所述第二歐姆接觸層連接所述半導體層140。所述第二歐姆接觸層用于減小所述漏極182與所述半導體層140之間的接觸電阻。
[0041]所述半導體層140的橫向尺寸大于所述第一柵極120的橫向尺寸，且大于所述第二柵極160的橫向尺寸。在本實施方式中，所述橫向是指與所述第一柵極120、所述第一柵極絕緣層130、所述半導體層140、所述蝕刻阻擋層150及所述第二柵極160的堆疊方向垂直的方向。
[0042]請一并參閱圖2，圖2為圖1中的薄膜晶體管的半導體層中的電流流向示意圖。在本實施方式中，由于把所述半導體層140的厚度設置為200nm?2000nm，此種厚度的半導體層140可以在所述半導體層140中形成兩個電流溝道。兩個電流溝道分別命名為第一電流溝道①及第二電流溝道②。所述第一電流溝道①鄰近所述第一柵極絕緣層130，所述第二電流溝道②鄰近所述蝕刻阻擋層150。所述第一電流溝道①及所述第二電流溝道②中的電流的方向均為由所述源極181流向所述漏極182。所述薄膜晶體管100的開態電流為所述第一電流溝道①中的電流與所述第二電流溝道②中的電流之和。因此，所述薄膜晶體管100具有較高的開態電流，提升了所述薄膜晶體管100的開關速度。
[0043]請參閱圖3，圖3為本發明另一較佳實施方式的薄膜晶體管的剖面結構示意圖。所述薄膜晶體管200包括基板210、層疊設置于所述基板210表面的第一柵極220、第一柵極絕緣層230、至少兩層半導體層240、蝕刻阻擋層250及第二柵極260。所述蝕刻阻擋層250設置有第一貫孔251及第二貫孔252，所述第一貫孔251及所述第二貫孔252分別對應所述半導體層240設置。所述薄膜晶體管200還包括源極281和漏極282，所述源極281及所述漏極282分別穿過所述第一貫孔251及所述第二貫孔252連接所述半導體層240。
[0044]在其他實施方式中，所述薄膜晶體管200還包括一緩沖層(圖未示)。所述緩沖層用于緩沖在所述基板210上制作所述薄膜晶體管200的其他結構的過程中受到的應力，以避免所述基板210的損壞或者破裂。此時，所述第一柵極220、所述第一柵極絕緣層230、所述半導體層240、所述蝕刻阻擋層250及所述第二柵極260通過所述緩沖層層疊設置于所述基板210上。所述緩沖層的材質選自氧化硅層，氮化硅層，氮氧化硅層及其組合的其中之
O
[0045]所述基板210可以為玻璃基板，也可以為塑料基板或者是絕緣基板。
[0046]所述第一柵極220設置于所述基板210的表面的中部。所述第一柵極220的材質為金屬或者金屬合金，在一實施方式中，所述第一柵極220的材質選自銅、鎢、鉻、鋁及其組合的其中之一。所述第一柵極220可由以下步驟形成。首先，在所述基板210的表面形成一整層的金屬層，為方便描述，在所述基板210的表面上形成的一整層金屬層命名為第一金屬層，將所述第一金屬層圖案化以形成本實施方式的設置在所述基板210中部的第一柵極 220。
[0047]所述第一柵極絕緣層230覆蓋在所述第一柵極220及所述基板210上，所述第一柵極絕緣層230的材質選擇氧化硅、氮化硅層，氮氧化硅層及其組合的其中之一。
[0048]所述半導體層240設置于所述第一柵極絕緣層230遠離所述第一柵極220的表面，所述半導體層240為所述薄膜晶體管200的源極281和漏極282之間導通或者斷開的通道。所述蝕刻阻擋層250覆蓋在所述半導體層240上。各層半導體層240的材料可以相同，也可以不同。
[0049]在本實施方式中，以所述半導體層240為兩層為例進行介紹。為了方便描述，兩層所述半導體層240分別命名為第一半導體層241及第二半導體層242。所述第二半導體層242及所述第一半導體層241依次層疊設置于所述第一柵極絕緣層230上。換句話說，所述第一半導體層241設置于所述第一柵極絕緣層230遠離所述第一柵極220的表面，所述第二半導體層242鄰近所述蝕刻阻擋層250設置。
[0050]所述第二柵極260設置于所述蝕刻阻擋層250遠離所述半導體層240的表面的中部。所述第二柵極260的材質為金屬或者合金，所述第二柵極260的材質選自銅、鎢、鉻、鋁及其組合的其中之一。在一實施方式中，所述第二柵極260的材質與所述第一柵極220的材質相同。在其他實施方式中，所述第二柵極260的材質與所述第一柵極220的材質不同。
[0051]所述薄膜晶體管200還包括鈍化層270。所述鈍化層270設置于所述第二柵極260上，所述鈍化層270上設有第三貫孔271及第四貫孔272。所述第三貫孔271連通所述第一貫孔251，所述第四貫孔272連通所述第二貫孔252。所述源極282穿過所述第三貫孔271及所述第一貫孔251連接所述半導體層240，所述漏極282穿過所述第四貫孔272及所述第二貫孔252連接所述半導體層240。
[0052]所述源極281及所述漏極282分別對應所述半導體層240的兩端設置。所述源極281及所述漏極282的材料可以為金屬或者金屬合金，或者在一實施方式中，所述源極281及所述漏極282可以為透明的導電材料形成的。具體地，以所述源極281及所述漏極282的材料為透明導電材料為例對所述源極281及所述漏極282的形成進行描述，在所述鈍化層270遠離所述第二柵極260的表面形成一層透明的導電材料，然后圖案化定義出所述源極281及所述漏極282。所述透明導電材料可以包含銦錫氧化物、銦鋅氧化物、氧化銦或者氧化鋅等之一或者任意組合。
[0053]所述薄膜晶體管200還包括第一歐姆接觸層(圖未示)。所述第一歐姆接觸層設置于所述源極281及所述半導體層240之間，所述源極281通過所述第一歐姆接觸層連接所述半導體層240。所述第一歐姆接觸層用于減小所述源極281與所述半導體層240之間的接觸電阻。
[0054]所述薄膜晶體管200還包括第二歐姆接觸層(圖未示)。所述第二歐姆接觸層設置于所述漏極282與所述半導體層240之間，所述漏極282通過所述第二歐姆接觸層連接所述半導體層240。所述第二歐姆接觸層用于減小所述漏極282與所述半導體層240之間的接觸電阻。
[0055]所述半導體層240的橫向尺寸大于所述第一柵極220的橫向尺寸，且大于所述第二柵極260的橫向尺寸。在本實施方式中，所述橫向是指與所述第一柵極220、所述第一柵極絕緣層230、所述半導體層240、所述蝕刻阻擋層250及所述第二柵極260的堆疊方向垂直的方向。
[0056]請一并參閱圖4，圖4為圖3中的薄膜晶體管的半導體層中的電流流向示意圖。所述第一半導體層241及所述第二半導體層242中分別形成一個電流溝道。所述第一半導體層241中形成的電流溝道命名為第三電流溝道③，所述第二半導體層242中形成的電流溝道命名為第四電流溝道④。所述第三電流溝道③及所述第四電流溝道④中的電流的方向均為由所述源極281流向所述漏極282。所述薄膜晶體管200的開態電流為所述第三電流溝道③中的電流與所述第四電流溝道④中的電流之和。因此，所述薄膜晶體管200具有較高的開態電流，提升了所述薄膜晶體管200的開關速度。
[0057]可以理解地，在其他實施方式中，所述半導體層240的數目并不局限于為兩個，也可以為多個。
[0058]以上所揭露的僅為本發明一種較佳實施例而已，當然不能以此來限定本發明之權利范圍，本領域普通技術人員可以理解實現上述實施例的全部或部分流程，并依本發明權利要求所作的等同變化，仍屬于發明所涵蓋的范圍。
【權利要求】
1.一種薄膜晶體管，其特征在于，所述薄膜晶體管包括: 基板； 層疊設置在所述基板表面的第一柵極、第一柵極絕緣層、半導體層、蝕刻阻擋層及第二柵極，其中，所述半導體層的厚度為200nm?2000nm ； 所述蝕刻阻擋層設置有第一貫孔及第二貫孔，所述第一貫孔及所述第二貫孔分別對應所述半導體層設置； 源極及漏極，所述源極及所述漏極分別穿過所述第一貫孔及所述第二貫孔連接所述半導體層。
2.如權利要求1所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括鈍化層，所述鈍化層層疊設置于所述第二柵極上，所述鈍化層上設有第三貫孔及第四貫孔，所述第三貫孔連通所述第一貫孔，所述第四貫孔連通所述第二貫孔，所述源極穿過所述第三貫孔及所述第一貫孔連接所述半導體層，所述漏極穿過所述第四貫孔及所述第二貫孔連接所述半導體層。
3.如權利要求2所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括第一歐姆接觸層，所述第一歐姆接觸層設置于所述源極與所述半導體層之間，所述源極通過所述第一歐姆接觸層連接所述半導體層。
4.如權利要求3所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括第二歐姆接觸層，所述第二歐姆接觸層設置于所述漏極與所述半導體層之間，所述漏極通過所述第二歐姆接觸層連接所述半導體層。
5.如權利要求1所述的薄膜晶體管，其特征在于，所述半導體層的橫向尺寸大于所述第一柵極的橫向尺寸且大于所述第二柵極的橫向尺寸。
6.一種薄膜晶體管，其特征在于，所述薄膜晶體管包括: 基板； 層疊設置于所述基板表面的第一柵極、第一柵極絕緣層、至少兩層半導體層、蝕刻阻擋層及第二柵極； 所述蝕刻阻擋層設置有第一貫孔及第二貫孔，所述第一貫孔及所述第二貫孔分別對應所述半導體層設置； 源極及漏極，所述源極及所述漏極分別穿過所述第一貫孔及所述第二貫孔連接所述半導體層。
7.如權利要求6所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括鈍化層，所述敦化層層疊設置于所述第二柵極上，所述鈍化層上設有第三貫孔及第四貫孔，所述第三貫孔連通所述第一貫孔，所述第四貫孔連通所述第二貫孔，所述源極穿過所述第三貫孔及所述第一貫孔連接所述半導體層，所述漏極穿過所述第四貫孔及所述第二貫孔連接所述半導體層。
8.如權利要求7所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括第一歐姆接觸層，所述第一歐姆接觸層設置于所述源極與所述半導體層之間，所述源極通過所述第一歐姆接觸層連接所述半導體層。
9.如權利要求8所述的薄膜晶體管，其特征在于，所述薄膜晶體管還包括第二歐姆接觸層，所述第二歐姆接觸層設置于所述漏極與所述半導體層之間，所述漏極通過所述第二歐姆接觸層連接所述半導體層。
10.如權利要求6所述的薄膜晶體管，其特征在于，所述半導體層的橫向尺寸大于所述第一柵極的橫向尺寸且大于所述第二柵極的橫向尺寸。
【文檔編號】H01L29/786GK104465785SQ201410748282
【公開日】2015年3月25日 申請日期:2014年12月9日 優先權日:2014年12月9日
【發明者】石龍強, 曾志遠, 張合靜, 胡宇彤 申請人:深圳市華星光電技術有限公司