一種具有浮島結構的溝槽型二極管的制作方法
【專利摘要】本發明屬于功率半導體器件【技術領域】,涉及一種具有浮島結構的溝槽型二極管。本發明的溝槽型二極管,其特征在于,在溝槽中設置有第一N型半導體摻雜區、浮空P島和第二N型半導體摻雜區;所述第二N型半導體摻雜區位于溝槽的側壁與柵氧化層相連;所述浮空P島位于第二N型半導體摻雜區之間;所述第一N型半導體摻雜區位于第二N型半導體摻雜區和浮空P島的頂部,并與陽極相連。本發明的有益效果為,可在同樣的電流密度下實現更低的正向壓降,器件在高溫下的可靠性更好。本發明尤其適用于溝槽型二極管。
【專利說明】
一種具有浮島結構的溝槽型二極管
【技術領域】
[0001]本發明屬于功率半導體器件【技術領域】,具體涉及到一種利用積累層與P浮島共同控制導電溝道的溝槽型二極管。
【背景技術】
[0002]功率整流器通常應用于電力電子電路以控制電流方向,根據其導通特性及阻斷能力,往往采取相應的器件來實現整流。用于高壓領域時,傳統PIN二極管的正向導通壓降一般高于0.7V(通態電流密度為lOOA/cm2),且開啟電壓較高,反向恢復時間較長。在低壓領域,平面肖特基二極管在高溫下漏電較大,功耗較高,且擊穿電壓一般在200V以下。
[0003]TMBS整流器最初于1993年由B.J.Baliga首次提出,如圖1所示,該器件雖然有效改善了平面肖特基二極管的反向漏電和擊穿電壓兩方面的問題,但肖特基結的高溫可靠性不理想仍然是存在的一個問題,尤其在高溫工作期間。
【發明內容】
[0004]本發明的目的,就是為了獲得更低的導通壓降和更高的可靠性,提出一種利用積累層與浮空P島共同控制導電溝道的溝槽型二極管。
[0005]本發明的技術方案:如圖2所示,一種具有浮島結構的溝槽型二極管,包括N型半導體襯底7、位于N型半導體襯底7底部的陰極8、位于N型半導體襯底7上層的N型半導體漂移區6、位于N型半導體漂移區6上層的柵氧化層2和位于柵氧化層2上層的陽極I ;所述柵氧化層2為溝槽型結構;其特征在于,在溝槽兩側的柵氧化層2之間設置有第一 N型半導體摻雜區3、浮空P島4和第二 N型半導體摻雜區5 ;所述第二 N型半導體摻雜區5位于溝槽的側壁與柵氧化層2相連;所述浮空P島4位于溝槽兩側的第二 N型半導體摻雜區5之間;所述第一 N型半導體摻雜區3位于第二 N型半導體摻雜區5和浮空P島4的頂部,并與陽極I相連。
[0006]具體的,所述第一 N型半導體摻雜區3為輕摻雜區域。
[0007]具體的,所述浮空P島4的深度比溝槽深度短。
[0008]具體的,所述第二 N型半導體摻雜區5和浮空P島4均為多個,在相鄰的兩個第二N型半導體摻雜區5之間設置有一個浮空P島4。本方案提出了多層浮島的結構,N型半導體摻雜區5和浮空P島4從與柵氧化層2相連的一側的第二 N型半導體摻雜區5開始交替設置到另一側的N型半導體摻雜區5為止。
[0009]本發明的有益效果為:本發明提供的一種積累層與浮空P島共同控制的溝槽型二極管,利用MOS和PN結結構,正向開啟時由電子積累層導電,可在同樣的電流密度下實現更低的正向壓降;通過PN結耐壓,器件在高溫下的可靠性更好。本發明屬于多數載流子器件,反向恢復時間短。
【專利附圖】
【附圖說明】
[0010]圖1是傳統TMBS結構示意圖及其沿肖特基接觸處的縱向電場分布示意圖;
[0011]圖2是實施例1的結構示意圖;
[0012]圖3是實施例1的結構示意圖及其內建電場示意圖;
[0013]圖4是實施例2的結構示意圖;
[0014]圖5是實施例3的結構示意圖;
[0015]圖6是實施例4的結構示意圖;
[0016]圖7是實施例1制造工藝中襯底結構示意圖;
[0017]圖8是實施例1制造工藝中外延N型漂移區外延后結構示意圖;
[0018]圖9是實施例1制造工藝中外延第二 N型半導體摻雜區后結構示意圖;
[0019]圖10是實施例1制造工藝中離子注入P浮島后結構示意圖;
[0020]圖11是實施例1制造工藝中離子注入第一 N型半導體摻雜區后結構示意圖;
[0021]圖12是實施例1制造工藝中場氧化、光刻溝槽窗口并刻蝕溝槽后結構示意圖;
[0022]圖13是實施例1制造工藝中生長柵氧化層后結構示意圖;
[0023]圖14是實施例1制造工藝中光刻并刻蝕覆蓋在第一 N型半導體摻雜區上表面的氧化層后結構示意圖;
[0024]圖15是實施例1制造工藝中淀積金屬及背面金屬化后示意圖;
【具體實施方式】
[0025]下面結合附圖和實施例對本發明進行詳細地描述。
[0026]本發明的二極管具有陰極和陽極兩個控制電極,沒有柵電極結構。
[0027]實施例1
[0028]如圖2所示,本例包括N型半導體襯底7、位于N型半導體襯底7底部的陰極8、位于N型半導體襯底7上層的N型半導體漂移區6、位于N型半導體漂移區6上層的柵氧化層2和位于柵氧化層2上層的陽極I ;所述柵氧化層2為溝槽結構;在溝槽中設置有第一 N型半導體摻雜區3、浮空P島4和第二 N型半導體摻雜區5 ;所述第二 N型半導體摻雜區5位于溝槽的側壁與柵氧化層2相連;所述浮空P島4位于第二 N型半導體摻雜區5之間;所述第一 N型半導體摻雜區3位于第二 N型半導體摻雜區5和浮空P島4的頂部,并與陽極I相連。
[0029]本例的工作原理為:
[0030]本例提供的一種積累層與浮空P島共同控制的溝槽型二極管,利用積累層大幅降低導通電阻,降低了同等電流密度下的正向壓降。這里以一種積累層與浮空P島共同控制的溝槽型二極管為例(內建電場如圖3所示)。
[0031]當陽極I加正電壓時,在柵氧化層2與第二 N型半導體摻雜區5之間形成一層較薄的積累層,電子通過該導電溝道由N型半導體漂移區6到達第一 N型半導體摻雜區3,由于積累層的電子濃度更高,遷移率更大,因而相比傳統TMBS 二極管可以實現更低的正向導通壓降。當陽極I接地,陰極8加正壓時,第二 N型半導體摻雜區5與浮空P島4形成了空間電荷區,構成了一個電子的勢壘,電場方向為從第二N型半導體摻雜區5到浮空P島4,因而阻擋了電子從第一 N型半導體摻雜區3到達N型半導體漂移區6,隨著陰極8電壓不斷升高,耗盡區不斷向輕摻雜的第二 N型半導體摻雜區5—側擴展,從而使器件能承受較高的耐壓。
[0032]實施例2
[0033]如圖4所示,本例的結構為在實施例1的基礎上,將浮空P島4與第二 N型半導體摻雜區5同時縮短至溝槽以上的區域,本例的工作原理與實施例1相同。
[0034]實施例3
[0035]如圖5所示,本例的結構為在實施例1的基礎上,將浮空P島4與第二 N型半導體摻雜區5同時延伸至溝槽以下的區域,本例的工作原理與實施例1相同。
[0036]實施例4
[0037]如圖6所示,本例的結構為在實施例1的基礎上,將浮空P島4與第二 N型半導體摻雜區5間隔交錯排列,本例的工作原理與實施例1相同。
[0038]以實施例1為例,本發明的溝槽二極管制造工藝流程為:
[0039]首先進行N+襯底制備,如圖7 ;然后進行一次N—外延形成漂移區,如圖8 ;再次進行N—外延形成第二 N型半導體摻雜區,如圖9 ;然后進行P浮島光刻及離子注入,如圖10 ;接下來進行N—外延得到第一 N型半導體摻雜區,如圖11 ;在場氧化后光刻溝槽窗口并刻蝕溝槽,如圖12 ;生長柵氧化層,如圖13 ;接著進行光刻并去掉覆蓋在第一 N型半導體摻雜區上表面的氧化層,如圖14 ;最后淀積金屬及背面金屬化,如圖15。
[0040]在實施過程中,可以根據實際具體情況,在基本結構不變的情況下,對工藝步驟進行一定的變通設計。例如可以在外延K漂移區之后再外延一層P區或者離子注入形成P區,然后在此P區上層分別注入形成第一 N型半導體摻雜區、第二 N型半導體摻雜區和P浮島;也可以在【漂移區外延完成之后刻蝕形成溝槽,然后通過離子注入和外延得到最終器件結構。
【權利要求】
1.一種具有浮島結構的溝槽型二極管,包括N型半導體襯底(7)、位于N型半導體襯底(7)底部的陰極(8)、位于N型半導體襯底(7)上層的N型半導體漂移區¢)、位于N型半導體漂移區(6)上層的柵氧化層(2)和位于柵氧化層(2)上層的陽極(I);所述柵氧化層(2)為溝槽型結構;其特征在于,在溝槽兩側的柵氧化層(2)之間設置有第一 N型半導體摻雜區(3)、浮空P島(4)和第二 N型半導體摻雜區(5);所述第二 N型半導體摻雜區(5)位于溝槽的側壁與柵氧化層(2)相連;所述浮空P島(4)位于溝槽兩側的第二 N型半導體摻雜區(5)之間;所述第一 N型半導體摻雜區(3)位于第二 N型半導體摻雜區(5)和浮空P島⑷的頂部,并與陽極⑴相連。
2.根據權利要求1所述的一種具有浮島結構的溝槽型二極管,其特征在于,所述第一N型半導體摻雜區(3)為輕摻雜區域。
3.根據權利要求2所述的一種具有浮島結構的溝槽型二極管,其特征在于,所述浮空P島(4)的深度比溝槽深度短。
4.根據權利要求1?3任意一項所述的一種具有浮島結構的溝槽型二極管,其特征在于,所述第二 N型半導體摻雜區(5)和浮空P島(4)均為多個,在相鄰的第二 N型半導體摻雜區(5)之間設置有一個浮空P島(4)。
【文檔編號】H01L29/06GK104393055SQ201410629077
【公開日】2015年3月4日 申請日期:2014年11月10日 優先權日:2014年11月10日
【發明者】李澤宏, 伍濟, 劉永, 陳錢, 郭緒陽 申請人:電子科技大學