薄膜晶體管及像素結構的制作方法
【專利摘要】本發明公開一種薄膜晶體管及像素結構，該薄膜晶體管包括基板、柵極、柵極絕緣層、氧化物半導體溝道層、介電層、源極以及漏極。柵極設置于基板上并與一柵極線連接。氧化物半導體溝道層實質上沿第二方向延伸，且第二方向與第一方向不平行也不垂直。介電層設置于氧化物半導體溝道層上并具有第一接觸洞與第二接觸洞，分別部分暴露出氧化物半導體溝道層，第一接觸洞的中心點與第二接觸洞的中心點在第一方向上不共線。源極設置于介電層上并經由第一接觸洞與氧化物半導體溝道層接觸且連接，漏極設置于介電層上并經由第二接觸洞與氧化物半導體溝道層接觸且連接。本發明的薄膜晶體管可有效縮減薄膜晶體管的寬度，提升集成電路的元件積集度還可提升解析度。
【專利說明】
薄膜晶體管及像素結構
【技術領域】
[0001]本發明涉及一種薄膜晶體管及像素結構，尤其涉及一種具有斜向設置的氧化物半導體溝道層的薄膜晶體管及具有超高解析度的像素結構。
【背景技術】
[0002]相較于非晶娃薄膜晶體管(amorphoussilicon thin film transistor, a-SiTFT),氧化物薄膜晶體管(oxide thin film transistor, oxide TFT)具有較高的載子遷移率，因此逐漸被應用在高解析度(?350ppi)的顯示面板的像素結構。然而，目前氧化物薄膜晶體管仍受限于關鍵工藝能力使得其尺寸無法進一步縮減，因此無法在兼顧像素結構開口率的同時應用于超高解析度(>500ppi)顯示面板上。
【發明內容】
[0003]本發明的目的之一在于提供一種具有縮減的尺寸的薄膜晶體管以及具有超高解析度(>500ppi (Pixels Per Inch))的像素結構。
[0004]本發明的一實施例提供一種薄膜晶體管，包括一基板、一柵極、一柵極絕緣層、一氧化物半導體溝道層、一介電層、一源極以及一漏極。柵極設置于基板上并與一柵極線連接，其中柵極線實質上沿一第一方向延伸，且柵極線包括一第一柵極線段與一第二柵極線段，柵極的一端與第一柵極線段連接，且柵極的另一端與第二柵極線段連接，柵極實質上沿一第二方向延伸，且第二方向與第一方向不平行也不垂直。柵極絕緣層覆蓋于柵極上；氧化物半導體溝道層設置于柵極絕緣層上并與柵極在一垂直投影方向上重疊，其中氧化物半導體溝道層實質上沿第二方向延伸。介電層設置于柵極絕緣層與氧化物半導體溝道層上，介電層具有一第一接觸洞與一第二接觸洞，分別部分暴露出氧化物半導體溝道層，其中第一接觸洞的一中心點與第二接觸洞的一中心點在第一方向上不共線。源極設置于介電層上并經由第一接觸洞與氧化物半導體溝道層接觸且連接，其中源極與一數據線連接，且數據線實質上沿一第三方向延伸。漏極設置于介電層上并經由第二接觸洞與氧化物半導體溝道層接觸且連接。
[0005]本發明的另一實施例提供一種像素結構，包括上述薄膜晶體管，以及一像素電極，設置于基板與介電層之上且連接漏極。
[0006]本發明的薄膜晶體管可有效縮減薄膜晶體管在第一方向上的寬度，有效提升集成電路在布局上的元件積集度。本發明的像素結構的薄膜晶體管可以大幅提升解析度。
【專利附圖】
【附圖說明】
[0007]圖1示出了本發明的第一實施例的薄膜晶體管的俯視圖。
[0008]圖2示出了本發明的第一實施例的薄膜晶體管沿圖1的剖線A-A’示出的剖視圖。
[0009]圖3示出了本發明的一對照實施例的薄膜晶體管的示意圖。
[0010]圖4示出了本發明的第二實施例的薄膜晶體管的示意圖。
[0011]圖5示出了本發明的第三實施例的薄膜晶體管的示意圖。
[0012]圖6示出了本發明的第一實施例的像素結構的俯視圖。
[0013]圖7示出了本發明的第一實施例的像素結構沿圖6的剖線B-B’示出的剖視圖。
[0014]圖8示出了本發明的第二實施例的像素結構的示意圖。
[0015]圖9示出了本發明的第三實施例的像素結構的示意圖。
[0016]圖10示出了本發明的第四實施例的像素結構的示意圖。
[0017]圖11示出了本發明的第五實施例的像素結構的示意圖。
[0018]上述附圖中的附圖標記說明如下:
[0019]1薄膜晶體管10基板
[0020]G柵極GI柵極絕緣層
[0021]CH氧化物半導體通道層 ES介電層
[0022]S源極D漏極
[0023]GL柵極線D1第一方向
[0024]GL1 第一柵極線段GL2第二柵極線段
[0025]D2第二方向xl長邊
[0026]L1第一段L2第二段
[0027]χ2長邊χ3長邊
[0028]D3第三方向Ζ垂直投影方向
[0029]ΤΗ1 第一接觸洞ΤΗ2第二接觸洞
[0030]C1中心點C2中心點
[0031]W1最小間距W2最小尺寸
[0032]W3最小距離W4最小線寬
[0033]ffa最小寬度1’薄膜晶體管
[0034]ffb最小寬度2薄膜晶體管
[0035]L3第一段L4第二段
[0036]x4長邊x5長邊
[0037]x6長邊al夾角
[0038]3薄膜晶體管50像素結構
[0039]5薄膜晶體管PE像素電極
[0040]PL保護層TH3第三接觸洞
[0041]60像素結構6薄膜晶體管
[0042]BP平坦層52基板
[0043]CE共通電極LC液晶層
[0044]62F 指狀電極62S狹縫
[0045]70像素結構7薄膜晶體管
[0046]80像素結構8薄膜晶體管
[0047]64F 指狀電極64S狹縫
[0048]yl長邊90像素結構
[0049]9薄膜晶體管66S狹縫
【具體實施方式】
[0050]為使熟悉本發明所屬【技術領域】的普通技術人員能更進一步了解本發明，下文特列舉本發明的優選實施例，并配合所附附圖，詳細說明本發明的構成內容及所欲達成的功效。
[0051]請參考圖1與圖2。圖1示出了本發明的第一實施例的薄膜晶體管的俯視圖，圖2示出了本發明的第一實施例的薄膜晶體管沿圖1的剖線A-A’示出的剖視圖。如圖1與圖2所不，本實施例的薄膜晶體管1包括一基板10、一柵極G、一柵極絕緣層G1、一氧化物半導體溝道層CH、一介電層ES、一源極S以及一漏極D。基板10可為透明基板，且其可包括硬質基板或可撓式基板例如玻璃基板、石英基板或塑膠基板，但不以此為限。柵極G設置于基板10上并與一柵極線(或稱為掃描線)GL連接，以接收柵極電壓。柵極線GL實質上沿一第一方向D1延伸，且柵極線GL可包括一第一柵極線段GL1與一第二柵極線段GL2，其中柵極G的一端(例如圖1的右側的一端)與第一柵極線段GL1連接，且柵極G的另一端(例如圖1的左側的一端)與第二柵極線段GL2連接。柵極G實質上沿一第二方向D2延伸，且第二方向D2與第一方向D1不平行也不垂直。在本實施例中，若以圖1的垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2為負斜率方向。此外，第一方向D1與第二方向D2的夾角al實質上介于15度與70度之間，且優選實質上介于30度與45度之間，但不以此為限。柵極絕緣層GI覆蓋于柵極G上。此外，第一柵極線段GL1實質上為一長條段，且長條段的長邊xl實質上與第一方向D1平行；第二柵極線段GL2實質上為一 L形線段，L形線段包括一第一段L1與一第二段L2，其中第一段L1的長邊x2實質上與第一方向D1平行，第二段L2的長邊x3實質上與一第三方向D3平行，且第二段L2與柵極G的一端連接。
[0052]氧化物半導體溝道層CH設置于柵極絕緣層GI上并與柵極G在一垂直投影方向Z上重疊，其中氧化物半導體溝道層CH實質上沿第二方向D2延伸。本實施例的氧化物半導體溝道層CH實質上為一長條形，且長條形的長方向(長邊yl)實質上與第二方向D2平行，也即氧化物半導體溝道層CH沿負斜率方向設置，但不以此為限。于其它實施例中，氧化物半導體溝道層CH實質上為多邊形，例如:菱形、橢圓形或梯形，且菱形或橢圓形的長方向(長軸)實質上與第二方向D2平行，也即氧化物半導體溝道層CH沿負斜率方向設置。介電層ES設置于柵極絕緣層GI與氧化物半導體溝道層CH上，舉例而言，介電層ES會覆蓋于氧化物半導體溝道層CH上表面與側邊以及柵極絕緣層GI上表面上，其中介電層ES具有一第一接觸洞TH1與一第二接觸洞TH2，分別部分暴露出氧化物半導體溝道層CH，例如分別部分暴露出氧化物半導體溝道層CH上表面。第一接觸洞TH1鄰設于第二柵極線段GL2的第二段L2，且第二接觸洞TH2鄰設于第一柵極線段GL1，但不以此為限。于其它實施例中，第一接觸洞TH1鄰設于第二柵極線段GL2的第二段L2與第一段L1的交界處(連接處)。此外，第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上不共線。舉例而言，在本實施例中，第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2實質上在第二方向D2上共線，但不以此為限。介電層ES也可作為蝕刻停止層之用，用以避免氧化物半導體溝道層CH于蝕刻源極S與漏極D時受損。源極S設置于介電層ES上并經由第一接觸洞TH1與氧化物半導體溝道層CH接觸且連接，其中源極S與一數據線DL連接，以接受像素電壓(數據電壓)，且數據線DL實質上沿第三方向D3延伸。數據線DL與第二柵極線段GL2的L形線段的第一段L2與第二段L2在垂直投影方向Z上分別部分重疊。漏極D設置于介電層ES上并經由第二接觸洞TH2與氧化物半導體溝道層CH接觸且連接。在本實施例中，第一方向Dl與第三方向D3彼此交錯。舉例而言，在本實施例中，第一方向Dl與第三方向D3實質上彼此垂直相交,例如第一方向Dl為圖1的水平方向，而第三方向D3為圖1的垂直方向，但不以此為限。如此，第二方向D2(例如:氧化物半導體溝道層CH延伸方向)既不平行于第一方向Dl (例如:柵極線GL延伸方向)與第三方向D3(例如:數據線DL延伸方向)，也不垂直于第一方向Dl (例如:柵極線GL延伸方向)與第三方向D3 (例如:數據線DL延伸方向)。換言之，第二方向D2(例如:氧化物半導體溝道層CH延伸方向)斜向配置，具有負斜率。
[0053]本實施例的薄膜晶體管I以底柵型薄膜晶體管為范例，但不以此為限。在其它變化實施例中，薄膜晶體管也可以是頂柵型薄膜晶體管或其它形式的薄膜晶體管。柵極G與柵極線GL可由一第一圖案化導電層所構成，但不以此為限。第一圖案化導電層的材料可包括金屬氧化物導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鋁鋅(AZO)、氧化鋁銦、氧化銦(InO)、氧化鎵(gallium oxide, GaO)或其它金屬氧化物導電材料、石墨烯、金屬材料例如鑰(Mo)、鈦(Ti)或其它金屬材料，金屬合金例如氮化鑰(MoN)、上述材料的組合、或者其它具有低阻值的導電材料，此外，第一圖案化導電層可為單層結構或復合層結構。柵極絕緣層GI的材料可為無機絕緣材料例如氧化硅、氮化硅、氮氧化硅、氧化石墨烯、氮化石墨烯、氮氧化石墨烯，或有機絕緣材料。柵極絕緣層GI可為單層結構或復合層結構。氧化物半導體溝道層CH的材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide, IGZO)、氧化銦鎵(IGO)、氧化銦鋅(IZO)、氧化銦錫(indium tin oxide, ITO)、氧化鋅(zinc oxide, ZnO)、氮氧化鋒(zinc oxy-nitride, ZnON)、氧化銦(indium oxide, InO)、(indium tin zincoxide, ΙΤΖ0)、氧化鎵(gallium oxide, GaO)或其它合適的氧化物半導體材料。介電層ES的材料可為有機介電材料或無機介電材料，且介電層ES可為單層結構或復合層結構，相關材料可選自柵極絕緣層GI的材料，在此不再贅述。源極S、漏極D與數據線DL可由一第二圖案化導電層所構成，但不以此為限。第二圖案化導電層所構成的材料可包括透明導電材料，例如:氧化銦錫(ITO)、氧化銦鋅(IZO)、石墨烯等等、不透明導電材料，例如:金屬例如鋁、鈦/鋁/鈦、鑰、鑰/鋁/鑰、上述金屬組成的合金或其它適合的金屬或合金。此外，第二圖案化導電層可為單層結構或復合層結構。
[0054]受限于工藝能力與對位誤差等因素，集成電路的布局設計必須符合設計規則(design rule)。以本實施例為例，薄膜晶體管I的設計規則需考慮在第一方向Dl上彼此相鄰數據線DL與漏極D的最小間距Wl ;第二接觸洞TH2的最小尺寸W2 (若第二接觸洞TH2為圓形接觸洞，則最小尺寸W2為第二接觸洞TH2的直徑；若第二接觸洞TH2為矩形接觸洞，則最小尺寸W2為第二接觸洞TH2的邊長)；在第一方向Dl上漏極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3 ;以及數據線DL在第一方向Dl上的最小線寬W4。另外，由于本實施例的第一接觸洞THl的中心點Cl與第二接觸洞TH2的中心點C2在第一方向Dl上不共線，因此薄膜晶體管I在第一方向Dl上的最小寬度Wa不需考慮第一接觸洞THl的最小尺寸W2，以及在第一方向Dl上源極S的邊緣與第一接觸洞THl的邊緣的最小距離W3。由上述可知，薄膜晶體管I在第一方向Dl上的最小寬度Wa實質上會等于兩倍的相鄰數據線DL與漏極D的最小間距W1、第二接觸洞TH2的最小尺寸W2、兩倍的漏極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3以及數據線DL的最小線寬W4的總和，也即Wa = ((2*W1) +W2+ (2*W3) +W4)。舉例而言，若現行的設計規則例如為Wl = 3.5微米；W2 = 3.5微米；W3 = 1.25微米；W4 =
2.75 微米，則 Wa = ((3.5*2) +3.5+(1.25*2) +2.75) = 15.75 (微米)。
[0055]請參考圖3。圖3示出了本發明的一對照實施例的薄膜晶體管的示意圖。如圖3所示，對照實施例的薄膜晶體管I ’的氧化物半導體溝道層CH沿第一方向Dl設置，且第一接觸洞THl與第二接觸洞TH2在第一方向Dl上為共線，在此狀況下，對照實施例的薄膜晶體管I’在第一方向Dl上的最小寬度Wb實質上會等于兩倍的相鄰數據線DL與漏極D的最小間距Wl、第一接觸洞THl的最小尺寸W2、第二接觸洞TH2的最小尺寸W2、兩倍的源極S的邊緣與第一接觸洞THl的邊緣的最小距離W3以及兩倍的漏極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3的總和，也即Wb = ((2*W1) + (2*W2) + (4*W3))。舉例而言，若現行的設計規則例如為 Wl = 3.5 微米；W2 = 3.5 微米；W3 = 1.25 微米，則 Wb = ((3.5*2) + (3.5*2) + (1.25*4))=19 (微米)。
[0056]由上述可知，本實施例的薄膜晶體管I的第一接觸洞THl的中心點Cl與第二接觸洞TH2的中心點C2在第一方向Dl上具有不共線設計，確實可有效縮減薄膜晶體管I在第一方向Dl上的寬度，而可以有效提升集成電路在布局上的元件積集度。因此，本實施例的薄膜晶體管I在應用于顯示面板或其它光電元件的像素結構時，更可以在維持像素結構的開口率的情況下，大幅提升解析度至超高解析度(>500ppi),例如:例如解析度3 538ppi或^ 571ppi，而對照實施例的薄膜晶體管的解析度仍無法達到超高解析度，例如:解析度約為 445ppi。
[0057]本發明的薄膜晶體管并不以上述實施例為限。下文將依序介紹本發明的其它實施例的薄膜晶體管與像素結構，且為了便于比較各實施例的相異處并簡化說明，在下文的各實施例中使用相同的符號標注相同的元件，且主要針對各實施例的相異處進行說明，而不再對重復部分進行贅述。
[0058]請參考圖4。圖4示出了本發明的第二實施例的薄膜晶體管的示意圖。如圖4所示，不同于第一實施例，在本實施例的薄膜晶體管2中，第一柵極線段GLl實質上為一 L型條段，L形線段包括一第一段L3與一第二段L4,其中第一段L3的長邊x4實質上與第一方向Dl平行，第二段L4的長邊x5實質上與第三方向D3平行，且第二段L4與柵極G的一端連接；第二柵極線段GL2實質上為一長條段，且長條段的長邊x6實質上與第一方向Dl平行。此外，第一方向Dl與第三方向D3實質上彼此垂直相交,例如第一方向Dl為圖4的水平方向，而第三方向D3為圖4的垂直方向，但不以此為限。若以圖4的垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2為正斜率方向。此外，第一方向Dl與第二方向D2的夾角al實質上介于15度與70度之間，且優選實質上介于30度與45度之間，但不以此為限。在本實施例中，數據線DL與第二柵極線段GL2在垂直投影方向Z上分別部分重疊。如此，第二方向D2(例如:氧化物半導體溝道層CH延伸方向)既不平行于第一方向Dl (例如:柵極線GL延伸方向)與第三方向D3(例如:數據線DL延伸方向)，也不垂直于第一方向Dl (例如:柵極線GL延伸方向)與第三方向D3 (例如:數據線DL延伸方向)。換言之，第二方向D2(例如:氧化物半導體溝道層CH延伸方向)斜向配置，具有正斜率。
[0059]在本實施例中，薄膜晶體管2的設計規則需考慮在第一方向Dl上彼此相鄰數據線DL與漏極D的最小間距Wl ;第一接觸洞THl的最小尺寸W2 ;在第一方向Dl上源極S的邊緣與第一接觸洞THl的邊緣的最小距離W3 ;以及數據線DL在第一方向Dl上的最小線寬W4。由于本實施例的第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上不共線，因此薄膜晶體管2在第一方向D1上的最小寬度Wa不需考慮第二接觸洞TH2的最小尺寸W2，以及在第一方向D1上漏極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3。由上述可知，薄膜晶體管2在第一方向D1上的最小寬度Wa實質上會等于兩倍的相鄰數據線DL與漏極D的最小間距W1、第一接觸洞TH1的最小尺寸W2、兩倍的源極S的邊緣與第一接觸洞TH1的邊緣的最小距離W3以及數據線DL的最小線寬W4的總和，也即Wa =((2*W1)+W2+(2*W3)+W4)。舉例而言，若現行的設計規則為W1 = 3.5微米；W2 = 3.5微米；W3 = 1.25 微米；W4 = 2.75 微米，則 ffa = ((3.5*2) +3.5+(1.25*2) +2.75) = 15.75 (微米)。
[0060]由上述可知，本實施例的薄膜晶體管2的第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上具有不共線設計，確實可有效縮減薄膜晶體管2在第一方向D1上的寬度，而可以有效提升集成電路在布局上的元件積集度。因此，本實施例的薄膜晶體管2在應用于顯示面板或其它光電元件的像素結構時，更可以大幅提升解析度至超高解析度(>500ppi),例如:解析度3 538ppi或574ppi,而對照實施例的薄膜晶體管的解析度仍無法達到超高解析度，例如:解析度約為445ppi。
[0061]請參考圖5。圖5示出了本發明的第三實施例的薄膜晶體管的示意圖。如圖5所示，不同于第一實施例，在本實施例的薄膜晶體管3中，柵極線GL實質上沿第一方向D1延伸，且柵極線GL可包括第一柵極線段GL1與第二柵極線段GL2，其中第一柵極線段GL1與第二柵極線段GL2實質上分別為一直線段，而柵極G的一端(例如圖1的右側的一端)與第一柵極線段GL1連接，且柵極G的另一端(例如圖1的左側的一端)與第二柵極線段GL2連接。柵極G實質上沿第二方向D2延伸，且第二方向D2與第一方向D1不平行也不垂直。在本實施例中，若以圖5的垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2為正斜率方向，但不以此為限。在一變化實施例中，第二方向D2也可為負斜率方向。此夕卜，第一方向D1與第二方向D2的夾角al實質上介于15度與70度之間，且優選實質上介于30度與45度之間，但不以此為限。此外，第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上不共線。舉例而言，在本實施例中，第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2實質上在第二方向D2上共線，但不以此為限。本實施例的數據線DL為一彎折線段，但大部分的數據線DL沿第三方向D3延伸。在本實施例中，第一方向D1與第三方向D3彼此交錯。舉例而言，在本實施例中，第一方向D1與第三方向D3的夾角實質上小于90度，但不以此為限。由于本實施例的第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上不共線，因此可有效縮減薄膜晶體管3在第一方向D1上的寬度，而同樣可以有效提升集成電路在布局上的元件積集度。因此，本實施例的薄膜晶體管3在應用于顯示面板或其它光電元件的像素結構時，更可以大幅提升解析度至超高解析度(>500ppi)，例如:解析度3 538ppi或574ppi，而對照實施例的薄膜晶體管的解析度仍無法達到超高解析度，例如:解析度約為445ppi。
[0062]請參考圖6與圖7。圖6示出了本發明的第一實施例的像素結構的俯視圖，圖7示出了本發明的第一實施例的像素結構沿圖6的剖線B-B’示出的剖視圖。如圖6與圖7所示，本實施例的像素結構50包括一薄膜晶體管5以及一像素電極PE，其中像素電極PE設置于基板10與介電層ES之上且連接漏極D。本實施例的薄膜晶體管5選用圖1與圖2的第一實施例的薄膜晶體管，但不以此為限。薄膜晶體管5也可以選用第二或第三實施例或其它變化實施例的薄膜晶體管。由于像素結構50的薄膜晶體管5選用前述實施例所揭示的薄膜晶體管，其第一接觸洞TH1的中心點C1與第二接觸洞TH2的中心點C2在第一方向D1上具有不共線設計，可有效縮減薄膜晶體管在第一方向D1上的寬度，因此可以大幅提升本實施例的像素結構50的解析度。像素電極PE可包括一透明像素電極可為單層或多層結構，其材料可包括例如氧化銦錫(ITO)、氧化銦鋅(IZO)、石墨烯、納米炭管或其它適合的透明導電材料。本實施例的像素結構50還可進一步包括一保護層PL，覆蓋于薄膜晶體管5與介電層ES之上，且保護層PL具有一第三接觸洞TH3，其中像素電極PE經由第三接觸洞TH3與漏極D接觸且連接。本實施例的像素結構50以一垂直電場驅動(例如垂直配向型液晶顯示面板)的液晶像素結構為范例，因此像素結構50還可進一步包括另一基板52、一共通電極CE、一液晶層LC以及其它用以顯示的至少擇一的必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52與基板10相對設置，共通電極CE位于基板52上并面對基板10，而液晶層LC位于像素電極PE與共通電極CE之間。
[0063]請參考圖8。圖8示出了本發明的第二實施例的像素結構的示意圖。如圖8所示，本實施例的像素結構60為一水平電場驅動(例如邊緣電場切換型(fringe fieldswitching, FFS))的液晶像素結構為范例，其包括一薄膜晶體管6、一保護層PL、一像素電極PE、一平坦層(或稱為覆蓋層或鈍化層)BP以及一共通電極CE。本實施例的薄膜晶體管6可選用前述任一實施例所揭示的薄膜晶體管。保護層PL覆蓋于薄膜晶體管6與介電層ES之上，且保護層PL具有一第三接觸洞TH3，其中像素電極PE經由第三接觸洞TH3與漏極D接觸且連接。本實施例保護層PL以單層結構為實施范例，且其材料可選自柵極絕緣層GI的材料，但不限于此。于其它實施例中，保護層PL為雙層結構，且其材料可選自柵極絕緣層GI的材料或合適的材料，例如氧化鋁等等。平坦層BP設置于基板10上并覆蓋保護層PL與像素電極PE。共通電極CE設置于基板10上并位于平坦層BP上。共通電極CE與像素電極PE其中至少一者中包括有多個指狀電極，且兩相鄰的指狀電極間具有至少一個狹縫。在本實施例中，像素電極PE實質上為一整面電極；共通電極CE則包括有多個指狀電極64F，且兩相鄰的指狀電極64F間具有至少一個狹縫64S。像素結構60還可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一的必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52與基板10相對設置，且液晶層LC位于基板52與共通電極CE之間。
[0064]請參考圖9。圖9示出了本發明的第三實施例的像素結構的示意圖。如圖9所示，本實施例的像素結構70為另一種邊緣電場切換型的液晶像素結構。本實施例的像素結構70包括一薄膜晶體管7、一保護層PL、一像素電極PE、一平坦層BP以及一共通電極CE。本實施例的薄膜晶體管7可選用前述任一實施例所揭示的薄膜晶體管。不同于第二實施例，本實施例的共通電極CE設置于像素電極PE的下方，共通電極CE位于像素電極PE與基板10之間，且像素電極PE與共通電極CE通過平坦層BP加以隔絕。另外，保護層PL與平坦層BP具有第三接觸洞TH3，其中像素電極PE經由第三接觸洞TH3與漏極D接觸且連接。此外，像素電極PE包括有多個指狀電極62F，且兩相鄰的指狀電極62F間具有至少一個狹縫62S ；共通電極CE則實質上為一整面電極。像素結構70還可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一的必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52與基板10相對設置，且液晶層LC位于基板52與像素電極PE之間。
[0065]請參考圖10。圖10示出了本發明的第四實施例的像素結構的示意圖。如圖10所示，本實施例的像素結構80為又一種邊緣電場切換型的液晶像素結構。本實施例的像素結構80包括一薄膜晶體管8、一保護層PL、一像素電極PE、一平坦層BP以及一共通電極CE。本實施例的薄膜晶體管8可選用前述任一實施例所揭示的薄膜晶體管。共通電極CE設置于像素電極PE的下方，共通電極CE位于像素電極PE與基板10之間，且像素電極PE與共通電極CE通過平坦層BP加以隔絕。另外，保護層PL與平坦層BP具有第三接觸洞TH3，其中像素電極PE經由第三接觸洞TH3與漏極D接觸且連接。在本實施例中，像素電極PE包括有多個指狀電極62F，且兩相鄰的指狀電極62F間具有至少一個狹縫62S ;共通電極CE包括有多個指狀電極64F，且兩相鄰的指狀電極64F間具有至少一個狹縫64S。此外，共通電極CE的指狀電極64F與像素電極PE的指狀電極62F實質上相互交錯排列，也即共通電極CE的指狀電極64F在垂直投影方向Z上實質上對應像素電極PE的狹縫62S，而像素電極PE的指狀電極62F在垂直投影方向Z上實質上對應共通電極CE的狹縫64S。在一變化實施例中，共通電極CE設置于像素電極PE之上方，且像素電極PE位于共通電極CE與基板10之間，且像素電極PE與共通電極CE通過平坦層BP加以隔絕。像素結構80還可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一的必要元件，例如配向膜、彩色濾光片、遮光圖案。基板52與基板10相對設置，且液晶層LC位于基板52與像素電極PE之間。
[0066]請參考圖11。圖11示出了本發明的第五實施例的像素結構的示意圖。如圖11所示，本實施例的像素結構90為一平面電場切換型(in-plane switching, IPS)的液晶像素結構，其包括一薄膜晶體管9、一保護層PL、一像素電極PE以及一共通電極CE。本實施例的薄膜晶體管8可選用前述任一實施例所揭示的薄膜晶體管。共通電極CE與像素電極PE均設置于保護層PL上，例如共通電極CE與像素電極PE均設置于保護層PL之上表面。另夕卜，保護層P具有第三接觸洞TH3，其中像素電極PE經由第三接觸洞TH3與漏極D接觸且連接。在本實施例中，像素電極PE包括有多個指狀電極62F，共通電極CE也包括有多個指狀電極64F，其中像素電極PE的指狀電極62F與共通電極CE的指狀電極64F彼此交錯設置，且相鄰的像素電極PE的指狀電極62F與共通電極CE的指狀電極64F間具有狹縫66S。本實施例的像素結構90還可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一的必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52與基板10相對設置，且液晶層LC位于基板52與像素電極PE之間。
[0067]本發明的薄膜晶體管并不限定于應用在上述實施例所揭示的垂直電場驅動的液晶像素結構或水平電場驅動的液晶像素結構，而可應用在其它型式非自發光像素結構或自發光像素結構。非自發光的像素結構包含其它型式的液晶像素結構(例如光學補償彎曲(optically compensated bend, 0CB)液晶像素結構、膽固醇液晶像素結構、藍相液晶像素結構、或其它合適的液晶像素結構)、電泳像素結構、電濕潤像素結構、或其它合適的像素結構；自發光的像素結構包含有機電激發光像素結構、電漿像素結構、場發射像素結構、或其它合適的像素結構。其中，多個像素結構就構成一顯示面板。
[0068]綜上所述，本發明的薄膜晶體管的第一接觸洞的中心點與第二接觸洞的中心點在第一方向上具有不共線設計，確實可有效縮減薄膜晶體管在第一方向上的寬度，而可以有效提升集成電路在布局上的元件積集度。此外，本發明的像素結構的薄膜晶體管具有上述斜向設置的接觸洞，由此可以大幅提升解析度。
[0069] 以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋范圍。
【權利要求】
1.一種薄膜晶體管，包括: 一基板； 一柵極，設置于該基板上并與一柵極線連接，其中該柵極線實質上沿一第一方向延伸，且該柵極線包括一第一柵極線段與一第二柵極線段，該柵極的一端與該第一柵極線段連接，且該柵極的另一端與該第二柵極線段連接，該柵極實質上沿一第二方向延伸，且該第二方向與該第一方向不平行也不垂直； 一柵極絕緣層，覆蓋于該柵極上； 一氧化物半導體溝道層，設置于該柵極絕緣層上并與該柵極在一垂直投影方向上重疊，其中該氧化物半導體溝道層實質上沿該第二方向延伸； 一介電層，設置于該柵極絕緣層與該氧化物半導體溝道層上，該介電層具有一第一接觸洞與一第二接觸洞，分別部分暴露出該氧化物半導體溝道層，其中該第一接觸洞的一中心點與該第二接觸洞的一中心點在該第一方向上不共線； 一源極，設置于該介電層上并經由該第一接觸洞與該氧化物半導體溝道層接觸且連接，其中該源極與一數據線連接，且該數據線實質上沿一第三方向延伸；以及 一漏極，設置于該介電層上并經由該第二接觸洞與該氧化物半導體溝道層接觸且連接。
2.如權利要求1所述的薄膜晶體管，其中該第一接觸洞的該中心點與該第二接觸洞的該中心點在該第二方向上共線。
3.如權利要求1所述的薄膜晶體管，其中該第一方向與該第二方向的一夾角實質上介于15度與70度之間。
4.如權利要求1所述的薄膜晶體管，其中該第一方向與該第三方向彼此交錯。
5.如權利要求1所述的薄膜晶體管，其中該氧化物半導體溝道層實質上為一長條形，且該長條形的一長邊實質上與該第二方向平行。
6.如權利要求1所述的薄膜晶體管，其中該第一柵極線段實質上為一長條段，且該長條段的一長邊實質上與該第一方向平行，該第二柵極線段實質上為一 L形線段，該L形線段包括一第一段與一第二段，該第一段的一長邊實質上與該第一方向平行，且該第二段的一長邊實質上與該第三方向平行。
7.如權利要求6所述的薄膜晶體管，其中該數據線與該L形線段的該第二段在該垂直投影方向上部分重疊。
8.如權利要求6所述的薄膜晶體管，其中該數據線與該L形線段的該第一段在該垂直投影方向上部份重疊。
9.如權利要求1所述的薄膜晶體管，其中該第二方向為正斜率方向。
10.如權利要求1所述的薄膜晶體管，其中該第二方向為負斜率方向。
11.一種像素結構，包括: 如權利要求第I項所述的該薄膜晶體管；以及 一像素電極，設置于該基板與該介電層之上且連接該漏極。
12.如權利要求11所述的像素結構，還包括一保護層，覆蓋于該薄膜晶體管與該介電層之上，且該保護層具有一第三接觸洞，其中該像素電極經由該第三接觸洞與該漏極接觸且連接。
13.如權利要求11所述的像素結構，還包括一共通電極，設置于該基板上，其中該共通電極與該像素電極其中至少一者包括有多個指狀電極，且兩相鄰的該等指狀電極間具有至少一個狹縫。
14.如權利要求13所述的像素結構，其中該共通電極設置于該像素電極的下方，且該共通電極位于該像素電極與該基板之間。
15.如權利要求13所述的像素結構，其中該共通電極設置于該像素電極的上方，且該像素電極位于該共通電極與該基板之間。
16.如權利要求13所述的像素結構，其中該共通電極與該像素電極皆位于該保護層上。
17.如權利要求13所述的像素結構，其中該共通電極與該像素電極皆具有該等指狀電極，且該共通電極的各該指狀電極與該像素電極的各該指狀電極相互交錯排列。
【文檔編號】H01L27/12GK104269442SQ201410570625
【公開日】2015年1月7日 申請日期:2014年10月23日 優先權日:2014年8月19日
【發明者】陳培銘 申請人:友達光電股份有限公司