半導體器件和用于制造半導體器件的方法

半導體器件和用于制造半導體器件的方法
【專利摘要】本發明公開了一種半導體器件和用于制造半導體器件的方法，該器件包括半導體芯片。半導體芯片的前側面的輪廓線包括多邊形線和弧形線中的至少一項，該多邊形線包括以大于90°的內角被接合在一起的兩條線段。
【專利說明】半導體器件和用于制造半導體器件的方法

【技術領域】
[0001]本公開涉及半導體器件和用于制造半導體器件的方法。

【背景技術】
[0002]半導體器件的制造可能包括對半導體晶片的劃切，其中劃切工藝可能損傷半導體材料。此外，半導體器件可能在操作期間被損傷。可能期望改善半導體器件的性能和質量。具體地，可能期望避免在制造和操作期間對半導體器件的損傷。


【發明內容】

[0003]根據器件的實施例，器件包括半導體芯片。半導體芯片的前側面的輪廓線包括多邊形線和弧形線中的至少一項，該多邊形線包括以大于90°的內角被接合在一起的兩條線段。
[0004]根據器件的另一實施例，器件包括半導體芯片，該半導體芯片包括前側面、后側面和從后側面延伸到前側面的側表面。側表面包括彎曲的表面和具有大于90°的內角的邊緣中的至少一項。
[0005]根據方法的實施例，方法包括:在半導體晶片上形成至少一個半導體芯片；以及分離至少一個半導體芯片，其中經分離的半導體芯片的前側面的輪廓線包括多邊形線和弧形線中的至少一項，該多邊形線包括以大于90°的內角被接合在一起的兩條線段。
[0006]在閱讀以下詳細的說明書時并且在觀察附圖時，本領域技術人員會意識到另外的特征和優點。

【專利附圖】

【附圖說明】
[0007]附圖被包括以提供對各個方面的進一步理解，并且被并入本說明書中和構成本說明書的一部分。附圖圖示了各個方面并且與說明書一起用于解釋各個方面的原理。因為通過參照以下詳細描述它們變得更好理解，其它方面和各個方面的預期優點將容易被理解。附圖的元件相對于彼此未必是按比例的。同樣的附圖標記可以指定對應的相似部分。
[0008]圖1A示意性地圖示了依照本公開的器件100的截面圖。
[0009]圖1B示意性地圖示了被包括在器件100中的半導體芯片的前側面的示例性輪廓線。
[0010]圖1C示意性地圖示了被包括在器件100中的半導體芯片的前側面的另一示例性輪廓線。
[0011]圖1D示意性地圖示了被包括在器件100中的半導體芯片的前側面的另一示例性輪廓線。
[0012]圖2A示意性地圖示了依照本公開的另一器件200的截面圖。
[0013]圖2B示意性地圖示了被包括在器件200中的半導體芯片的示例性側表面。
[0014]圖2C示意性地圖示了被包括在器件200中的半導體芯片的另一示例性側表面。
[0015]圖2D示意性地圖示了被包括在器件200中的半導體芯片的另一示例性側表面。
[0016]圖3A至圖3E示意性地圖示了用于制造依照本公開的器件300的示例性方法。

【具體實施方式】
[0017]在以下詳細描述中，參照形成其一部分并且通過說明的方式本公開可以被實踐在其中的具體方面被示出在其中的附圖。在這點上，諸如“頂”、“底”、“前”、“后”等之類的方向術語可以參照所描述的圖的取向來使用。由于所描述的器件的部件可以以許多不同取向被定位，方向術語可以為說明的目的來使用并且絕不是限制性的。可以利用其它方面并且可以做出結構上或邏輯上的改變而不脫離本公開的范圍。因此，以下詳細描述不在限制性意義上被使用，并且本公開的范圍由所附權利要求限定。
[0018]如在該說明書中采用的，術語“耦合”和/或“電耦合”不意在意指元件必須直接耦合在一起。中介元件可以設置在“耦合”或“電耦合”的元件之間。
[0019]器件和用于制造器件的方法被描述在本文中。關于所描述的器件做出的說明還可以適用于對應的方法，并且反之亦然。例如，如果器件的具體部件被描述，用于制造器件的對應方法可以包括以適當的方式提供該部件的動作，即使這種動作沒有被明確描述或者圖示在圖中。此外，除非另外特別指出，本文中描述的各種示例性方面的特征可以與彼此組入口 ο
[0020]依照本公開的器件可以包括一個或多個半導體芯片。半導體芯片可以是不同類型的并且可以使用不同技術來制造。例如，半導體芯片可以包括集成的電的、光電的或機電的電路，或者無源器件。集成電路可以被設計為邏輯集成電路、模擬集成電路、混合信號集成電路、功率集成電路、存儲器電路、集成無源器件或微機電系統。半導體芯片不需要從特定的半導體材料被制造。例如，半導體芯片可以包括至少S1、SiC、SiGe、GaAs之一。此外，半導體芯片可以包含不是半導體、諸如例如絕緣體、塑料或金屬之類的無機和/或有機材料。半導體芯片可以被包裝或不被包裝，并且可以是任意尺寸的。具體地，半導體芯片的厚度可以小于或等于100 μ m (微米)。
[0021]半導體芯片可以具體包括一個或多個功率半導體。半導體芯片(或者功率半導體芯片)可以具有豎直結構，即半導體芯片可以被制造使得電流可以沿垂直于半導體芯片的主面的方向流動。具有豎直結構的半導體芯片在其兩個主面上可以具有電極，即在其頂側面和底側面上。具體地，功率半導體芯片可以具有豎直結構并且在兩個主面上皆可以具有負載電極。例如，豎直功率半導體芯片可以被配置為功率MOSFET (金屬氧化物半導體場效應晶體管)、IGBT (絕緣柵雙極型晶體管)、JFET (結型柵場效應晶體管)、超結器件、功率雙極型晶體管等。功率MOSFET的源極電極和柵極電極可以位于一個面上，而功率MOSFET的漏極電極可以被布置在另一面上。依照本公開的器件可以進一步包括被配置用于控制功率半導體芯片的集成電路的集成電路。
[0022]術語半導體芯片或半導體晶片的“前側面”和“后側面”可以被使用在本文中。術語“前側面”可以具體指的是可以包括至少摻雜區域、電部件、微電子部件、集成電路等之一的半導體芯片的主面。半導體芯片可以從可以用作(用于要被建造在半導體晶片中和之上的微電子器件的)襯底的半導體晶片被制造。集成電路可以通過摻雜、離子注入、材料沉積、光刻圖案形成等來制造。制造工藝通常可以在半導體晶片的特定主表面(其還可以被稱為半導體晶片的“前側面”)上執行。在從半導體晶片分離各個半導體芯片之后，半導體晶片的“前側面”因此可以變成分離的半導體芯片的“前側面”。
[0023]術語半導體芯片的“后側面”可以指的是可以相對于半導體芯片的前側面被布置的半導體芯片的主表面。半導體芯片的后側面可以沒有電子部件，即它可以主要由半導體材料構成。即使半導體芯片的后側面可以不類似于半導體芯片的前側面那樣被處理，后側面可以包括提供到半導體芯片的內部電子結構的電耦合的接觸焊盤。半導體芯片的前側面和后側面可以通過從前側面延伸到后側面的至少一個側表面被連接。
[0024]劃切工藝可以被采用用于制造依照本公開的器件。具體地，劃切工藝可以被使用用于將半導體晶片分離成多個半導體芯片。在這方面，適當的劃切技術可以被應用，例如激光劃切、濕法刻蝕、刻蝕、濺射刻蝕、氣相刻蝕、等離子刻蝕等。刻蝕工藝可以在半導體晶片的減薄之前或之后執行。在后者的情況下，刻蝕的溝槽可以從半導體晶片的前側面延伸到半導體晶片的后側面。在前者的情況下，溝槽可以被刻蝕在半導體晶片的前側面上，其中溝槽可以未必完全延伸到半導體晶片的后側面。半導體晶片然后可以通過從半導體晶片的后側面移除半導體材料被減薄，直到半導體晶片在先前形成的溝槽的位置處被分離。
[0025]術語“等離子刻蝕”可以指的是采用等離子的任何適當的刻蝕或劃切工藝，例如反應離子刻蝕、深反應離子刻蝕、離子束刻蝕等。在等離子刻蝕中，半導體晶片可以利用掩模材料被掩蔽，由此使得在各個半導體芯片(或者裸片)之間留下開口區域。掩蔽的半導體晶片然后可以使用可以刻蝕被暴露在半導體芯片之間的半導體晶片材料的活性氣體等離子來處理。等離子刻蝕可以通過在腔室之內使氣體混合物離子化以獲得可以與目標材料反應的離子來執行。采用的氣體的離子化可以使用由電極發射的射頻激勵來執行。使用的等離子源(或者刻蝕物種)可以是帶電荷的(離子)和/或中性的(原子和基團)。在等離子刻蝕工藝期間，等離子可以從要被刻蝕的材料元素與由等離子生成的活性物種之間的化學反應中生成揮發性刻蝕產物。經處理的元素的原子可以將它們自己嵌入在目標材料的表面上或者下面，使得目標材料的物理性質可以被修改。
[0026]在等離子刻蝕工藝中使用的氣體的化學成份可以具體取決于要被刻蝕的材料。例如，可以使用鹵素(氟、氯、溴或碘)氣體或者包含鹵素的氣體，其中可以添加一種或多種另外的氣體以便改善刻蝕的質量(例如刻蝕的各向異性、掩模的選擇性、刻蝕的均勻性等)。例如，諸如例如SF6、匕或NF 3之類的包括氟的氣體可以被使用用于刻蝕硅。包括氯和/或溴的氣體可以被使用用于刻蝕πι-v族材料。
[0027]在濕法刻蝕中，刻蝕劑可以被使用用于將半導體晶片分離成多個半導體芯片。掩模可以被使用用于從目標材料選擇性地移除材料。濕法刻蝕工藝可以是各向同性的，使得刻蝕速率可以在水平和豎直方向兩者皆是完全相同的。備選地，濕法刻蝕工藝可以是各向異性的，使得刻蝕速率可以在水平和豎直方向是不同的。在一個示例中，濕法刻蝕工藝可以使用氫氟酸。
[0028]被包括在依照本公開的器件中的半導體芯片可以具有可以具體位于半導體芯片的一個或多個側表面的起伏。例如，半導體芯片的側表面可以以從約10nm至約5μηι(微米)并且更具體的從約10nm至約500nm的幅度起伏。起伏可能起因于可能已經被使用用于從半導體晶片分離半導體芯片的等離子刻蝕工藝。例如，時間調節的兩階段刻蝕工藝可以被采用用于在半導體晶片要被分離的位置處將溝槽刻蝕到半導體晶片中。該工藝可以包括其中各向同性的等離子刻蝕步驟可以被執行的第一階段，和其中可以被配置用于在刻蝕步驟期間保護溝槽側壁的鈍化層可以被沉積的第二階段。第一階段的刻蝕動作和第二階段的沉積動作可以被重復多次，從而導致多個刻蝕動作發生在溝槽的底部處，從而產生提到的側表面起伏(或者波形形成或者波形形狀)。例如，第一和第二階段的動作可以被重復10次至100次。起伏的幅度以及刻蝕的溝槽9的深度可以具體取決于第一和第二階段動作的重復數目。具體地，起伏的幅度可以隨著增加的重復數目而減小(對于給定的要被刻蝕的半導體晶片厚度)。
[0029]使用用于分離半導體晶片的像鋸切或激光劃切那樣的工藝可能在半導體芯片的側表面處導致半導體材料的損傷。這些損傷可以通過采用用于分離半導體晶片的刻蝕工藝至少部分地被避免。在一個示例中，半導體芯片的側表面可以保持沒有從側表面延伸到半導體材料中的缺陷。在另一示例中，可能出現從側表面延伸到半導體材料中的缺陷，其中缺陷的尺寸可以小于20 μπι(微米)，更具體的小于10 μπι(微米)，并且甚至更具體的小于5 ym(微米)。相反地，應用用于分離半導體晶片的例如機械或激光劃切技術可能導致從側表面延伸到分離的半導體芯片中的半導體材料缺陷。在劃切工藝之后不久，這些缺陷可以具有約幾微米至高達約100 μπι(微米)的尺寸。在可以在進一步的制造步驟和/或分離的半導體芯片的操作期間出現的進一步的熱應力和/或應用應力之后，缺陷可以增加至高達幾百微米。
[0030]劃片線可以被采用用于制造依照本公開的器件。劃片線可以被布置在半導體晶片前側面上的半導體芯片(或者裸片)之間，并且可以指示半導體晶片通過劃切工藝要被分離成各個半導體芯片的定位。尤其是，劃片線可以不含已經在半導體芯片的電子結構的制造期間被使用的金屬。劃片線可以具有從約5μπι(微米)至約ΙΟΟμπι(微米)并且更具體的從約15 μ m(微米)至約50 μ m(微米)的寬度。劃片線的寬度可以具體取決于半導體芯片的對準性質和/或靈敏度和/或采用的光刻級的對準性質。回引先前描述的等離子刻蝕工藝和濕法刻蝕工藝，劃片線的布局可以類似于被使用用于刻蝕工藝的刻蝕掩模的布局。
[0031]依照本公開的器件可以包括其可以具體被布置在半導體芯片的前側面之上(或上)的光學可檢測的對準結構。對準結構可以被配置用于支持半導體芯片或者包括半導體芯片的半導體晶片的對準。例如，對準結構可以包括三維物體。對準結構可以具有至少5ym(微米)的、更具體的至少20 μπι(微米)的、更具體的至少30 μm(微米)的以及更具體的至少40μπι(微米)的尺寸。在這點上，術語“尺寸”可以指的是對準結構的最大延伸量。在具有上面提到的尺寸之一時，對準結構可以通過采用平常的圖像數據處理工具來標識或檢測。這樣，諸如例如高性能顯微鏡之類的更復雜的工具的采用可以被避免。對準結構可以由任意材料形成并且可以是任意形狀的。例如，標識標記可以包括至少文字、數字、形狀和符號之一。對準結構可以由至少半導體材料、絕緣材料、聚合物、塑料材料、金屬、合金等之一形成。
[0032]依照本公開的器件可以包括被配置用于支持對器件的半導體芯片的電子性質進行測量的結構。測量結構可以具體被布置在半導體芯片的前側面之上(或上)。在一個示例中，測量結構可以包括諸如例如接觸焊盤之類的電活性元件。接觸焊盤可以被使用作為用于可以被使用用于測試半導體芯片的內部電子結構的電信號的輸入和/或輸出。為了這一目的，接觸焊盤可以被電耦合到可以被配置用于提供電信號的外部引腳。例如，測試焊盤可以被使用用于測試是否半導體芯片(或者裸片)滿足關鍵的電參數。一般而言，測量結構可以包括可以被配置用于支持半導體芯片的電性質測試的任何電部件。
[0033]在依照本公開的器件制造期間可以使用犧牲結構。犧牲結構可以在劃片線中或者在劃片線的交叉區域中被形成。因為結構的至少一部分可能在半導體晶片的分離期間被破壞，結構可以被叫做“犧牲”。在一個示例中，犧牲結構在劃切工藝期間可以完全被破壞，使得分離的半導體芯片可以完全沒有犧牲結構。在另一示例中，犧牲結構的僅僅一部分可以在劃切工藝期間被破壞，使得分離的半導體芯片可以至少部分地包括犧牲結構的剩余部分。剩余部分可能至少部分地被損傷。用于犧牲結構的示例在以下內容中給出。
[0034]在依照本公開的器件制造期間，監控結構可以被形成。監控結構可以是犧牲結構并且可以具體在劃片線或者劃片線的交叉中被形成。監控結構可以被配置用于監控器件的制造，并且具體地可以在半導體晶片被分離成多個半導體芯片之前被形成。
[0035]例如，監控結構可以包括工藝控制監控(PCM)結構。PCM結構可以與其生產會被監控的集成電路半導體部件并行形成。通過應用完全相同的動作用于制造半導體部件和PCM結構，形成的PCM結構可以類似于在相應裸片上形成的半導體部件。PCM結構和要被監控的半導體部件因此可以具有相似的電子性質。也就是說，傳輸電信號通過PCM結構的電路裝置可以提供可以被分析用于監控目的的輸出信號。半導體晶片可以包括多個掩模版投射區(reticle shot)，其中每個掩模版投射區可以包括多個半導體芯片(或者裸片)。例如，一個PCM結構可以被采用用于監控一個掩模版投射區的半導體芯片的生產。監控數據從而可以從僅僅一個PCM位點而不是掩模版投射區的任何單獨的半導體芯片被收集。監控數據可以被使用用于決定是否對于半導體晶片要進一步被處理可以是合理的。如果由PCM結構提供的信號不符合預定的處理規格，可以是可能的是，大多數半導體芯片可能失效或者可能稍后不正常發揮功能。
[0036]制造依照本公開的器件可以包括形成輔助結構。輔助結構可以是犧牲結構并且可以具體在劃片線中或者劃片線的交叉中被形成。一般而言，輔助結構可以被配置用于改善和支持半導體芯片的制造(尤其是關于晶片級)。示例性輔助結構在以下內容中被描述。
[0037]輔助結構可以包括一個或多個光學可檢測的(犧牲)對準結構。在一個示例中，犧牲對準結構可以類似于如先前描述的被布置在半導體芯片的前側面之上的對準結構。然而，對準結構可以在它們的尺寸方面不同。犧牲對準結構可以具體被配置用于支持半導體晶片的對準。例如，犧牲對準結構在平行于半導體晶片的前側面方向的(橫向)尺寸可以在與半導體芯片的橫向尺寸相同的范圍內。例如，一組對準結構的橫向尺寸可以位于從約0.5mm至約1mm的范圍內。犧牲對準結構可以通過采用平常的圖像數據處理工具或者光學檢測系統來檢測。
[0038]犧牲對準結構的位置可以相對于半導體晶片的半導體芯片陣列的標稱位置被精確定義。在一個示例中，犧牲對準結構的表面可以設置有線圖案。線圖案可以包括諸如例如同心圓、菱形和/或十字線圖案之類的幾何圖形元素。例如，十字線圖案可以在半導體晶片的平面中定義特定的點，其可以用作由犧牲對準結構建立的基準點。其它幾何圖形元素或圖案可以被配置成便于十字線圖案的定位和檢測。
[0039]輔助結構可以包括一個或多個虛設溝槽。形成半導體晶片的各個半導體芯片的集成電路可以包括溝槽的形成。例如，溝槽可以在晶體管結構被制造時被形成。術語“虛設溝槽”可以指的是與在半導體晶片的活性區域中形成的溝槽并行(或者同時)形成在劃片線區域中的溝槽。例如，在活性區域中形成的溝槽可以填充有絕緣材料。在不采用虛設溝槽的情況下，絕緣材料在半導體晶片之上的均勻沉積將導致在劃片線中形成的絕緣材料的凸形部分。與此相比，通過使用可以被配置用于接收被沉積在劃片線區域之上的絕緣材料的虛設溝槽，可以避免凸形部分的形成。因此，虛設溝槽可以表示可以在制造工藝期間增加半導體晶片表面的平面性的惰性結構。
[0040]依照本公開的器件可以包括可以至少部分地覆蓋器件的一個或多個部件的封裝材料。封裝材料可以是電絕緣的并且可以形成封裝體。封裝材料可以包括任何適宜的硬質塑料、熱塑性或熱固性材料、模塑復合物、或者層壓材料(預浸材料)。各種技術可以被使用用于利用封裝材料來封裝器件的部件，例如至少壓縮模塑、注射模塑、粉料模塑、液體模塑和層壓之一。電接觸可以從封裝材料中伸出，或者可以被布置在封裝材料的外表面上。電接觸可以被配置用于提供到由封裝材料封裝的器件的部件的電耦合。
[0041]圖1A至圖1D示意性地圖示了依照本公開的器件的各種視圖和示例。圖1A示意性地圖示了依照本公開的器件100的截面圖。器件100可以包括具有前側面11的半導體芯片10。半導體芯片10的前側面11可以包括摻雜區域、電部件和集成電路中的至少一項。半導體芯片10可以是任一先前描述的芯片類型的。具體地，半導體芯片10可以包括功率半導體芯片。半導體芯片的厚度t可以具體小于或等于100 μπι(微米)。在圖1A中，虛線框A指示半導體芯片10的一部分。該部分的示例性頂視圖被圖示在圖1B至圖1D中。
[0042]圖1B示意性地圖示了被包括在器件100中的半導體芯片10的前側面11的示例性輪廓線(或周線)12。圖1B沒有圖示出前側面11的全部輪廓線12，而是僅圖示出輪廓線12的與圖1A的虛線框A關聯的部分。半導體芯片10的前側面11的輪廓線12可以包括多邊形線(或多邊形曲線)，其包括以大于90°的內角接合在一起的至少兩條線段。術語“內”可以指示角位于半導體芯片10的前側面11上。
[0043]例如，輪廓線12可以包括第一線段12Α、第二線段12Β和第三線段12C。第一線段12Α與第二線段12Β之間的內角α可以大于90°。類似地，第二線段12Β與第三線段12C之間的內角β可以大于90°。例如，a ^ 135°并且β ~ 135°。第一線段12Α可以大致垂直于第三線段12C。
[0044]在圖1B中，輪廓線12包括三條線段12A、12B、12C，其中每對連接的線段通過大于90°的內角被接合在一起。在進一步的示例中，輪廓線12可以包括形成多邊形線的任意數目的線段。在此，每對連接的線段也可以通過大于90°的內角被接合在一起。也就是說，多邊形線可以包括任意數目η的線段，其中η彡3。第η線段和第(η-1)線段可以以大于90°的內角被接合在一起。第一線段和第η線段可以大致垂直于彼此。
[0045]不同于圖1B的半導體芯片10的半導體芯片的輪廓線可以包括具有帶有90°內角的拐角的輪廓線。這樣的輪廓線在圖1B中由虛線B指示。與由虛線B指示的矩形輪廓線相比，依照本公開的半導體芯片10的拐角如在圖1B中圖示的可以是有斜角的。斜角輪廓線可以降低在制造和/或操作期間可能出現在半導體芯片10的拐角中的機械應力。進一步地，采用斜角輪廓線可以降低半導體芯片10的前側面11的表面面積。
[0046]圖1C示意性地圖示了被包括在器件100中的半導體芯片10的前側面11的另一示例性輪廓線12。類似于圖1Β，僅僅圖示了全部輪廓線12的一部分。半導體芯片10的前側面11的輪廓線12可以包括弧形(或拱形或弓形或彎曲的)線。
[0047]例如，輪廓線12可以包括第一線段12A、第二線段12B和第三線段12C。第二線段12B可以對應于弧形線。第一線段12A可以大致垂直于第三線段12C。為了說明性目的，虛直線C連接第一線段12A的端點與第三線段12C的端點。從而虛線C可以類似于圖1B的第二線段12B。第一線段12A與虛線C之間的內角α可以大于90°。類似地，虛線C與第三線段12C之間的內角β可以大于90°。例如，a ^ 135°并且β ^ 135°。類似于虛線C，弧形線段12Β可以連接第一線段12Α的端點與第三線段12C的端點。弧形的第二線段12Β的曲率可以是穩定的。在這種情況下，第二線段12Β可以是例如圓的一部分。備選地，弧形的第二線段12Β的曲率可以變化。在圖1C中，具有不同曲率的兩條另外的示例性弧形線段由虛線D和E圖示。具體地，弧形的第二線段12Β可以被布置在由虛線B和C形成的三角形中。
[0048]在圖1C中，輪廓線12包括僅僅一條弧形線段12Β。在另外示例中，輪廓線12可以包括任意數目的連接第一線段12Α的端點與第三線段12C的端點的弧形線段。
[0049]類似于圖1Β，包括90°內角的不同輪廓線由虛線B指示。與該矩形輪廓線相比，圖1C中的半導體芯片10的拐角可以是圓形的。圓形輪廓線12可以降低在半導體芯片10的制造和/或操作期間可能出現的機械應力。此外，圓形輪廓線12可以降低半導體芯片10的前側面11的表面面積。
[0050]在進一步的示例中，圖1B和圖1C的輪廓線12可以被組合以形成另外的示例性輪廓線(未圖示)。另外的輪廓線可以例如包括多邊形線和弧形線的組合。組合的輪廓線可以包括任意數目的多邊形線(其具有任意數目的線段)以及任意數目的弧形線段。具體地，組合的輪廓線可以被布置在由虛線B和C形成的三角形中。
[0051]圖1B和圖1C圖示了半導體芯片10的前側面11的全部輪廓線12的僅僅一部分。前側面11的全部輪廓線12可以分別包括任意數目的斜角和圓形輪廓線部分。例如，不同于半導體芯片10的半導體芯片的輪廓線可以具有矩形的形狀。依照本公開的半導體芯片可以對應于這樣的半導體芯片，其中四個拐角均是如在圖1B和圖1C中圖示的有斜角的或圓形的。
[0052]圖1D示意性地圖示了被包括在器件100中的半導體芯片10的前側面11的另一示例性輪廓線12。例如，半導體芯片10可以類似于圖1C的半導體芯片10。然而，依照本公開，半導體芯片10還可以具有任何其它的先前描述的輪廓線。相比于圖1B和圖1C，半導體芯片10另外包括可以鄰近輪廓線12被布置的結構13。例如，結構13可以包括光學可檢測的對準結構和被配置用于支持對半導體芯片10的電子性質進行測量的結構中的至少一項。依照本公開的器件不限于包括僅僅一個結構13，而是還可以包括多個這樣的結構。
[0053]圖2Α至圖2D示意性地圖示了依照本公開的器件的各種視圖和示例。器件可以類似于關于圖1A至圖1D描述的器件。從而關于圖1A至圖1D做出的描述還可以適用于圖2Α至圖2D，并且反之亦然。
[0054]圖2Α示意性地圖示了依照本公開的半導體器件200的截面圖。器件200可以包括具有前側面11、后側面14和從后側面14延伸到前側面11的側表面15的半導體芯片10。在圖2Α中，側表面15由簡單的線指示。對側表面15更詳細的示例性說明在圖2Β至圖2D中給出。半導體芯片10的前側面11可以包括摻雜區域、電部件和集成電路中的至少一項。半導體芯片10可以是任一先前描述的芯片類型的。具體地，半導體芯片10可以包括功率半導體芯片。半導體芯片的厚度t可以具體小于或等于100 μπι(微米)。在圖2Α中，虛線框Α’和點虛線框Α”指示半導體芯片10的一部分。這些部分的示例性側視圖被圖示在圖2Β至圖2D中。
[0055]圖2Β示意性地圖示了器件200的示例性側視圖。圖2Β沒有圖示出全部半導體芯片10，而是僅圖示出半導體芯片10的與圖2Α中的虛線框Α’和點虛線框Α”關聯的部分。側表面15可以包括具有大于90°的內角的至少一個邊緣。
[0056]例如，側表面15可以包括第一表面15Α、第二表面15Β和第三表面15C。除了可能的起伏和/或缺陷以外，表面15Α至15C均可以是大致平面的。第一表面15Α與第二表面15Β之間的內角α可以大于90°。類似地，第二表面15Β與第三表面15C之間的內角β可以大于90°。例如，a ^ 135°并且β ~ 135°。第一表面15Α可以大致垂直于第三表面15C。對于與圖2Α的虛線框Α’關聯的圖示部分的情況，第二表面15Β的高度可以對應于半導體芯片10的厚度t。對于與圖2A的點虛線框A”關聯的圖示部分的情況，第二表面15B的高度t’可以小于半導體芯片10的厚度t。在這種情況下，被布置在第二表面15B下面的半導體芯片10的側表面(未示出)可以具有類似于矩形形狀的常規半導體芯片的矩形拐角。與線A’和A”關聯的半導體芯片10的不同形狀可以通過選擇相應的刻蝕次數(對于刻蝕、等離子刻蝕等的情況)或者被使用用于從半導體晶片分離半導體芯片10的激光的相應焦點(對于激光劃切的情況)來實現。半導體芯片10的前側面11的輪廓線12.1可以類似于圖1B中的輪廓線12。此外，半導體芯片10的后側面14的輪廓線12.2也可以類似于圖1B中示出的輪廓線12。表面15A至15C可以被布置成分別大致垂直于半導體芯片10的前側面11和后側面14。
[0057]在圖2B的示例中，半導體芯片10的側表面15包括三個表面15A、15B、15C，其中每對連接的表面通過大于90°的內角被接合在一起。據此，半導體芯片10可以包括具有大于90°的內角的兩個邊緣。在另一示例中，側表面15可以包括類似于表面15A、15B、15C(和關聯的邊緣)的任意數目的表面，其中每對連接的表面可以通過大于90°的內角被接合在一起。在這種情況下，半導體芯片10的前側面11和后側面14的輪廓線可以是如關于圖1B描述的具有對應數目的線段的多邊形線。
[0058]不同于圖2B的半導體芯片10的半導體芯片可以是包括具有90°內角的橫向邊緣的矩形形狀的(或立方形狀的)。與這樣的矩形邊緣相比，圖2B中的半導體芯片10的拐角區域是有斜角的。斜角形狀可以降低在半導體芯片10的制造和/或操作期間可能出現的機械應力。
[0059]圖2C示意性地圖示了被包括在器件200中的半導體芯片10的另一示例性側視圖。類似于圖2B，僅僅圖示了全部半導體芯片10的一部分。半導體芯片10的側表面15可以包括彎曲的表面。
[0060]例如，側表面15可以包括第一表面15A、第二表面15B和第三表面15C。除了可能的起伏和/或缺陷以外，第一表面15A和第三表面15C可以是大致平面的，然而第二表面15B可以是彎曲的。第一表面15A可以大致垂直于第三表面15C。第二表面15B的高度可以再次對應于t或t’的值(見圖2A和2B)。半導體芯片10的前側面11的輪廓線12.1可以類似于圖1C中的輪廓線12。此外，半導體芯片10的后側面14的輪廓線12.2可以類似于圖1C中的輪廓線12。表面15A至15C均可以大致垂直于半導體芯片10的前側面11和后側面14。
[0061]為了說明性目的，第一表面15A與第二表面15B之間的過渡和第二表面15B與第三表面15C之間的過渡由虛線F和G指示。在一個示例中，一個或兩個過渡可以包括橫向邊緣。在另一示例中，一個或兩個過渡可以是平滑的。直虛線C連接虛線F的端點與虛線G的端點。第一表面15A的上邊緣與虛線C之間的內角α可以大于90°。類似地，虛線C與第三表面15C的上邊緣之間的內角β可以大于90°。例如，a ^ 135°并且β ^ 135°。彎曲的第二表面15Β的上邊緣可以連接虛線F和G的端點。第二表面15Β的曲率可以是穩定的或者可以變化。
[0062]在圖2C的示例中，側表面15包括僅僅一個彎曲的表面15Β。在另一示例中，側表面15可以包括連接虛線F和G的彎曲的任意數目的側表面。
[0063]不同于圖2C的半導體芯片10的半導體芯片可以是包括具有約90°內角的橫向邊緣的矩形形狀的(或立方形狀的)。與這樣的橫向邊緣相比，圖2C中的半導體芯片10的拐角區域是圓形的。圓形形狀可以降低在半導體芯片10的制造和/或操作期間可能出現的機械應力。
[0064]圖2Β和圖2C的側表面可以被組合以形成半導體芯片10的另外的示例性側表面。另外的示例性側表面可以包括如關于圖2C描述的任意數目的彎曲的表面和如關于圖2Β描述的具有大于90 °的內角的任意數目的邊緣的組合。
[0065]圖2Β和圖2C只圖示了全部半導體芯片10的一部分。全部的半導體芯片10可以包括如關于圖2Β和圖2C描述的任意數目的斜角和圓形部分。例如，另外的示例性半導體芯片(未圖示)可以是大致矩形形狀的或者立方形狀的，其中拐角均可以是如在圖2Β和圖2C中圖示的有斜角的或圓形的。
[0066]圖2D示意性地圖示了可以被包括在器件200中的另一示例性半導體芯片10。半導體芯片10可以類似于圖2C的半導體芯片10，但是還可以類似于依照本公開的任何其它半導體芯片。相比于圖2Β和圖2C，圖2D的半導體芯片10包括可以被布置在半導體芯片10的前側面11上的另外的結構13。例如，結構13可以包括光學可檢測的對準結構和被配置用于支持對半導體芯片10的電子性質進行測量的結構中的至少一項。半導體芯片10可以包括任意數目的這樣的結構13。
[0067]圖2Α至圖2D的半導體芯片10可以通過任何適當的技術來制造。在這方面，側表面15的至少一部分可以被刻蝕、等離子刻蝕或激光劃切。用于制造依照本公開的器件的示例性方法關于圖3Α至圖3Ε被描述。半導體芯片10的側表面15可以包括從側表面15延伸到半導體芯片10中的缺陷，其中缺陷可以具有小于約20μπι(微米)的尺寸。進一步地，側表面15可以包括起伏，其中起伏可以具有從約100納米至約5 μπι(微米)的幅度。
[0068]圖3Α至圖3Ε示意性地圖示了用于制造依照本公開的器件的方法。通過所描述的方法獲得的器件300的頂視圖和側視圖分別被示出在圖3D和3Ε中。
[0069]在圖3Α中，具有前側面11和后側面14的半導體晶片16可以被提供。半導體晶片16可以由任意的半導體材料制成，并且可以具有任意尺寸。在一個示例中，半導體晶片16的厚度t可以小于或等于100 μπι(微米)。在另一示例中，半導體晶片16的厚度t可以大于100 μπι(微米)，并且通過稍后從半導體晶片16的后側面14移除半導體材料，半導體晶片16可以被減薄到小于或等于100 μm(微米)的厚度。
[0070]圖3B圖示了半導體晶片16的一部分的頂視圖。一個或多個半導體芯片(或者裸片)17可以被形成在半導體晶片16上。為了簡單起見，僅僅示出了九個半導體芯片17。然而，被形成在半導體晶片16上的半導體芯片17的實際數目可以是任意的。制造半導體芯片17和被包括在其中的集成電路可以包括摻雜、離子注入、材料沉積、光刻圖案形成等中的至少一項。劃片線18可以被形成在半導體晶片16的前側面11上。劃片線18可以指示稍后半導體晶片16要被分離成個體半導體芯片17的位置。
[0071 ] 在圖3B的示例中，劃片線18可以形成將半導體晶片16分成多個半導體芯片17的大致矩形的點陣。在另一示例中，點陣可以具有不同的形式，例如金剛石圖案。在圖3B的示例中，劃片線18被圖示為直線。然而，劃片線18還可以是不同形狀的。例如，劃片線18中的一條或多條可以是彎曲的、波形的、起伏的等。劃片線18可以被形成在半導體芯片17之間，并且可以相交于交叉點19。劃片線18可以被形成使得半導體芯片17的輪廓線可以包括多邊形線(其包括以大于90°的內角處被接合在一起的兩條線段)。也就是說，半導體芯片17的拐角可以是有斜角的。例如，半導體芯片17的輪廓線可以類似于圖1B中的半導體芯片的輪廓線12。因此關于圖1B做出的描述還可以適用于圖3B。
[0072]在進一步的示例中，劃片線18可以被形成使得半導體芯片17的輪廓線可以包括弧形線。從而半導體芯片17的輪廓線可以類似于圖1C中的輪廓線12。在又進一步的示例中，半導體芯片17的輪廓線可以包括至少一條多邊形線(其包括以大于90°的內角被接合在一起的兩條線段)和至少一條弧形線的組合。
[0073]在不同于圖3B的半導體晶片16的半導體晶片(未圖示)處，劃片線18可以被布置使得半導體芯片17的拐角在交叉點19處可以是矩形的。這樣的布置由圖3B的左上側上的交叉點19處的虛線指示，其中劃片線18之間的交叉點19可以類似于矩形。例如，第一劃片線18可以具有寬度wl，并且第二劃片線18可以具有寬度《2，因此矩形交叉點的表面積可以對應于第一寬度wl和第二寬度w2的乘積。如可以從圖3B中看到的，矩形表面積小于由具有斜角輪廓線的半導體芯片17形成的交叉點的表面積。
[0074]在圖3C中，一個或多個(犧牲)結構20可以被布置在劃片線18中的一條或多條中和/或在交叉點19中的一個或多個中。為了簡單起見，僅僅圖示了在交叉點19中的結構20。在圖3C的示例中，結構20具有示例性矩形形式。然而，結構20的形狀和布置可以是任意的。例如，圖3C中的矩形結構20可以以任意角度旋轉。在進一步的示例中，結構20中的一個或多個可以具有圓、條紋、正方形、梯形等的形狀。此外，結構20的數目和精確定位可以是任意的。相比于包括矩形形狀的半導體芯片的半導體晶片，由于半導體芯片17的斜角輪廓線，用于形成結構20的可用區域可以被增加。由于增加的區域，可以是可能的是，將可能通常被布置在各個半導體芯片17之間的劃片線18中的結構20布置在交叉點19中。在一個示例中，半導體晶片16可以排它地包括交叉點19中的結構20，而不是在各個半導體芯片17之間的劃片線18中。在這種情況下，劃片線的寬度可以被降低到可能小于結構20的典型尺寸的寬度。
[0075]結構20可以包括一個或多個犧牲結構。在一個示例中，結構20可以包括監控結構(其可以例如包括PCM結構)。在進一步的示例中，結構20可以包括一個或多個輔助結構(其可以例如包括虛設溝槽和光學可檢測的對準結構中的至少一項)。在又一示例中，結構20可以包括先前提到的結構的任意組合。
[0076]在另一動作中，半導體晶片16可以被分離成多個半導體芯片17(或者器件300)。示例性器件300被示出在圖3D和圖3E中。分離半導體芯片17可以包括至少刻蝕工藝、等離子刻蝕工藝、激光劃切工藝等之一。具體地，用于分離半導體芯片17的技術可以被配置用于沿著劃片線18來分離半導體芯片17。在半導體芯片17沿著劃片線18被分離時，結構20可以被部分或完全破壞，使得在分離之后結構20未必被包括在半導體芯片17中。
[0077]圖3D圖示了示例性分離的器件300的頂視圖。半導體芯片17的前側面11的輪廓線12可以包括多邊形線(其包括以大于90°的內角被接合在一起的兩條線段)。半導體芯片17可以例如類似于圖1B的半導體芯片10。在進一步的示例中，半導體芯片17的前側面11的輪廓線12可以包括弧形線。在此，半導體芯片17可以類似于圖1C的半導體芯片10。在又一示例中，半導體芯片17的前側面的輪廓線可以包括多邊形線(其包括以大于90°的內角被接合在一起的兩條線段)和弧形線的組合。一般而言，器件300的半導體芯片17可以類似于任一先前描述的依照本公開的半導體芯片。從而關于前述圖做出的說明還可以適用于器件300。
[0078]圖3E圖不了不例性分離的器件300的側視圖。半導體芯片17的側表面可以包括具有大于90°的內角α的至少一個邊緣。半導體芯片17可以例如類似于圖2Β的半導體芯片10。在另一示例中，半導體芯片17的側表面可以包括彎曲的表面。在這種情況下，半導體芯片17可以類似于圖2C的半導體芯片10。在又一示例中，半導體芯片17的側表面可以包括彎曲的表面和具有大于90°的內角的邊緣。
[0079]所描述的方法可以包括未明確圖示在本文中的另外的動作。在可選動作中，器件300可以組裝有另外的電子部件。在另外的可選動作中，器件300或者包括器件300的組件可以由封裝材料封裝。在另外的可選動作中，如關于圖1D和圖2D描述的一個或多個結構13可以被形成在半導體芯片17的前側面11上。
[0080]如果技術上可能，關于圖3Α至圖3Ε描述的動作的先后順序可以被交換。還有，所描述的動作中的至少兩個可以至少部分地同時執行。例如，在半導體晶片16上形成半導體芯片17的動作(見圖3Β)可以在形成犧牲結構20的動作(見圖3C)之前或者之后或者與之至少部分地同時執行。
[0081]盡管本公開的具體特征或方面可能已經僅關于若干實施方式之一被公開，但是這些特征或方面可以與如對于任何給定的或具體應用可能是期望和有利的其它實施方式的一個或多個其它特征或方面組合。此外，在術語“包含”、“具有”、“含有”或者其其它變體被使用在詳細的說明書或權利要求中的程度上，這些術語旨在于以類似于術語“包括”的方式包括。還有，術語“示例性”只意為示例，而不是最好的或最佳的。還要理解的是，為了簡單的目的和便于理解，本文中描述的特征和/或元件利用相對于彼此的具體尺寸被圖示，并且實際尺寸可以大幅不同于本文中圖示的尺寸。
[0082]雖然具體的示例已經被圖示和描述在本文中，本領域普通技術人員將理解的是，各種備選和/或等效實施方式可以代替示出和描述的具體方面，而不脫離本公開的范圍。該申請旨在涵蓋本文中討論的具體方面的任何改寫或變化。因此，旨在本公開僅僅由權利要求及其等效物來限制。
【權利要求】
1.一種器件，包括: 半導體芯片，其中所述半導體芯片的前側面的輪廓線包括多邊形線和弧形線中的至少一項，所述多邊形線包括以大于90°的內角被接合在一起的兩條線段。
2.根據權利要求1所述的器件，其中所述半導體芯片的所述前側面包括摻雜區域、電部件和集成電路中的至少一項。
3.根據權利要求1所述的器件，其中所述半導體芯片包括后側面和從所述后側面延伸到所述前側面的側表面，其中所述側表面包括彎曲的表面和具有大于90°的內角的邊緣中的至少一項。
4.根據權利要求1所述的器件，其中所述半導體芯片包括后側面和從所述后側面延伸到所述前側面的側表面，其中所述側表面的至少一部分被刻蝕、等離子刻蝕或者激光劃切。
5.根據權利要求1所述的器件，其中所述半導體芯片包括后側面和從所述后側面延伸到所述前側面的側表面，其中從所述側表面延伸到所述半導體芯片中的缺陷具有小于20微米的尺寸。
6.根據權利要求1所述的器件，其中所述半導體芯片包括后側面和從所述后側面延伸到所述前側面的側表面，其中所述側表面包括具有在100納米與5微米之間的幅度的起伏。
7.根據權利要求1所述的器件，其中所述半導體芯片的厚度小于或等于100微米。
8.根據權利要求1所述的器件，其中所述半導體芯片包括功率半導體。
9.根據權利要求1所述的器件，進一步包括: 鄰近所述多邊形線和弧形線中的至少一項被布置的光學可檢測的對準結構。
10.根據權利要求1所述的器件，進一步包括: 被配置用于支持對所述半導體芯片的電子性質進行測量并且鄰近所述多邊形線和弧形線中的至少一項被布置的結構。
11.一種器件，包括: 半導體芯片，所述半導體芯片包括前側面、后側面和從所述后側面延伸到所述前側面的側表面，其中所述側表面包括彎曲的表面和具有大于90°的內角的邊緣中的至少一項。
12.根據權利要求11所述的器件，其中所述側表面的高度小于所述半導體芯片的厚度。
13.—種方法，包括: 在半導體晶片上形成至少一個半導體芯片；一級 分離所述至少一個半導體芯片，其中經分離的半導體芯片的前側面的輪廓線包括多邊形線和弧形線中的至少一項，所述多邊形線包括以大于90°的內角被接合在一起的兩條線段。
14.根據權利要求13所述的方法，其中分離所述半導體芯片包括刻蝕、等離子刻蝕和激光劃切中的至少一項。
15.根據權利要求13所述的方法，其中分離所述半導體芯片包括: 在所述半導體晶片上形成劃片線，其中所述劃片線的輪廓線包括所述多邊形線和弧形線中的至少一項；和 沿著所述劃片線分離所述至少一個半導體芯片。
16.根據權利要求13所述的方法，進一步包括: 形成具有第一寬度的第一劃片線；以及 形成與所述第一劃片線交叉并且具有第二寬度的第二劃片線，其中所述第一劃片線和第二劃片線的交叉面積大于所述第一寬度和所述第二寬度的乘積。
17.根據權利要求16所述的方法，進一步包括: 在所述交叉區域中布置監控結構。
18.根據權利要求17所述的方法，其中所述監控結構包括工藝控制監控結構。
19.根據權利要求16所述的方法，進一步包括: 在所述交叉區域中布置輔助結構。
20.根據權利要求19所述的方法，其中所述輔助結構包括虛設溝槽和光學可檢測的對準結構中的至少一項。
【文檔編號】H01L21/78GK104517906SQ201410450086
【公開日】2015年4月15日 申請日期:2014年9月5日 優先權日:2013年9月6日
【發明者】M·聰德爾, T·奧斯特曼 申請人:英飛凌科技股份有限公司