半導體器件及其制造方法
【專利摘要】半導體器件可以包括按照分離柵極結構設置在半導體襯底中的第一和第二垂直溝道功率MOSFET晶體管。可以在有源區中第一和第二垂直溝道功率MOSFET晶體管之間形成凹槽，導電圖案可以位于有源區上凹槽中，其中導電圖案可以包括用于第一和第二垂直溝道功率MOSFET晶體管的源極接觸。垂直肖特基半導體區可以嵌入到垂直溝道之間導電圖案下方的有源區中。
【專利說明】半導體器件及其制造方法
【技術領域】
[0001]本發明構思的實施例涉及半導體器件及其制造方法以及包括所述半導體器件的電子系統。
【背景技術】
[0002]功率MOSFET可用于電源組或功率可變應用系統。為了降低包括功率MOSFET的裝置或系統的功耗，研究了多種方法。
【發明內容】
[0003]根據本發明構思的實施例可以提供一種包括嵌入式肖特基二極管的功率MOSFET器件及其制造方法。根據這些實施例，一種半導體器件可以包括按照分離柵極結構設置在半導體襯底中的第一和第二垂直溝道功率MOSFET晶體管。凹槽可以位于第一和第二垂直溝道功率MOSFET晶體管之間的有源區中，并且導電圖案可以位于有源區上的凹槽中，其中導電圖案可以包括用于第一和第二垂直溝道功率MOSFET晶體管的源極接觸。垂直肖特基半導體區可以在垂直溝道之間嵌入到導電圖案下方的有源區中。
[0004]在根據本發明構思的一些實施例中，第一和第二垂直溝道功率MOSFET晶體管可以設置成分離柵極結構從而作為單一晶體管操作。在根據本發明構思的一些實施例中，該器件還可以包括在襯底下方與源極接觸相對的用于第一和第二垂直溝道功率MOSFET晶體管的漏極接觸。
[0005]在根據本發明構思的一些實施例中，垂直肖特基半導體區和導電圖案可以是嵌入式垂直肖特基二極管。在根據本發明構思的一些實施例中，垂直肖特基半導體區可以包括長式周期表的第13和第15族元素，并且在肖特基半導體區中每單位體積的第15族元素的量大于每單位體積的第13族元素的量。
[0006]在根據本發明構思的一些實施例中，該器件還可以包括分別用于第一和第二垂直溝道功率MOSFET晶體管的第一和第二源極區，其中第一和第二源極區可以在凹槽的相對側上，并且源極區可以包括所述結上方的最低注入區。
[0007]根據本發明構思的一個方面，提出了一種半導體器件。該半導體器件包括外延半導體襯底。半導體層設置在外延半導體襯底上。溝槽設置在外延半導體層中限定有源區。凹槽區設置在有源區的上表面中。凹槽區隔離了有源區的第一和第二有源突出部。柵極結構設置在每一個溝槽中。設置了填充凹槽區的前側導電圖案。第一導電類型漂移區、具有與第一導電類型不同的第二導電類型且彼此間隔開的第一和第二體溝道區以及具有第一導電類型且在凹槽區的相對側上彼此間隔開的第一和第二源極區設置在半導體層的有源區中。第一導電類型漂移區、第一和第二體溝道區以及第一和第二源極區與柵極結構形成晶體管。肖特基半導體區設置在第一和第二體溝道區之間以及凹槽區的底面下方的有源區中。肖特基半導體區與前側導電圖案形成肖特基二極管。
[0008]在一些實施例中，肖特基半導體區可以包括長式周期表的第13族和第15族元素，并且在肖特基半導體區中每單位體積的第15族元素的量可以大于每單位體積的第13族元素的量。
[0009]在其他實施例中，與肖特基半導體區相鄰的漂移區可以包括與肖特基半導體區中相同的每單位體積的第15族元素的量，并且漂移區可以包括比肖特基半導體區中高的多數載流子濃度。
[0010]在其他實施例中，第一源極區可以設置在第一有源突出部中，而第二有源區可以設置在第二有源突出部中。第一和第二源極區的底面在靠近凹槽區而處比在靠近溝槽區處處于較高的位置。
[0011]在其他實施例中，第一和第二體溝道區可以設置在漂移區上，第一源極區可以設置在第一體溝道區上，且第二源極區可以設置在第二體溝道區上。第一和第二體溝道區可以具有P型導電性，而漂移區、肖特基半導體區以及第一和第二源極區可以具有N型導電性。
[0012]在其他實施例中，肖特基半導體區可以包括長式周期表的第13族和第15族元素，并且在肖特基半導體區中每單位體積的第15族元素的量可以大于每單位體積的第13族元素的量。第一和第二體溝道區可以包括長式周期表的第13族和第15族元素，并且在第一和第二體溝道區中，每單位體積的第15族元素的量可以小于每單位體積的第13族元素的量。與第一和第二體溝道區以及肖特基半導體區相鄰的漂移區、第一和第二體溝道區以及肖特基半導體區各自均可以包括每單位體積相等量的15族元素。
[0013]在其他實施例中，半導體器件還可以包括設置在導電圖案和第一體溝道區之間的有源區中的第一體接觸區以及設置在導電圖案和第二體溝道區之間且與第一體接觸區間隔開的第二體接觸區。第一和第二體接觸區可以具有比與第一和第二體接觸區相鄰的第一和第二體溝道區中高的多數載流子濃度。
[0014]在其他實施例中，前側導電圖案可以與第一和第二體接觸區以及與第一和第二源極區形成歐姆接觸。
[0015]在其他實施例中，肖特基半導體區的底部可以設置為相距有源區的表面恒定的深度。
[0016]在其他實施例中，第一和第二有源突出部各自的下部寬度可以大于上部寬度。
[0017]在其他實施例中，柵極結構可以包括上部寬度大于下部寬度的柵電極以及插入到柵電極和有源區之間的柵介質層。
[0018]在其他實施例中，該半導體器件還可以包括設置在柵極結構上的絕緣封蓋圖案。
[0019]在其他實施例中，絕緣封蓋圖案可以包括第一絕緣封蓋圖案、第二絕緣封蓋圖案和第三絕緣封蓋圖案。第二絕緣封蓋圖案可以插入到第一和第三絕緣封蓋圖案之間，且由與第一和第三絕緣封蓋圖案不同的材料制成。
[0020]在其他實施例中，絕緣封蓋圖案可以與柵電極以及第一和第二有源突出部的上表面交迭。
[0021]在其他實施例中，該半導體器件還可以包括設置在絕緣封蓋圖案和柵電極之間以及絕緣封蓋圖案有源區之間且厚度比柵介質層小的絕緣緩沖圖案。
[0022]在詳細描述和附圖中包括其他實施例的詳情。
【專利附圖】
【附圖說明】
[0023]圖1A和IB是示出了根據本發明構思實施例的半導體器件的視圖；
[0024]圖2是示出了根據本發明構思另一實施例的半導體器件的視圖；
[0025]圖3A和3B是示出了根據本發明構思另一實施例的半導體器件的視圖；
[0026]圖4是示出了根據本發明構思另一實施例的半導體器件的視圖；
[0027]圖5A和5B是示出了根據本發明構思另一實施例的半導體器件的視圖；
[0028]圖6是示出了根據本發明構思另一實施例的半導體器件的視圖；
[0029]圖7A至7V是示出了根據本發明構思實施例的制造半導體器件的方法的視圖；
[0030]圖8A至SE是示出了根據本發明構思另一實施例的制造半導體器件的方法的視圖；
[0031]圖9A至9D是示出了根據本發明構思另一實施例的制造半導體器件的方法的視圖；
[0032]圖1OA至1C是示出了根據本發明構思另一實施例的制造半導體器件的方法的視圖；
[0033]圖11至IlC是示出了根據本發明構思另一實施例的制造半導體器件的方法的視圖；
[0034]圖12是示出了根據本發明構思另一實施例的制造半導體器件的方法的視圖；
[0035]圖13是示出了根據本發明構思實施例的半導體器件的示意性電路圖；
[0036]圖14是示出了包括圖13的電路的電子系統的方框圖；以及
[0037]圖15是示出了包括圖14的系統的電子系統的方框圖。
【具體實施方式】
[0038]現在將參考附圖更全面地描述多種實施例，附圖中示出了一些實施例。然而，這些發明構思可以多種不同的形式實現，并且不應解釋為受限于這里闡述的實施例。相反，這些實施例用來使得本公開是充分且完整的，并且全面地向本領域的普通技術人員傳達本發明的構思。
[0039]這里為了描述本發明的實施例而使用的術語并非旨在限制本發明的范圍。具有單個指代對象的“一”、“一種”和“該”是單數形式；然而本文件中單數形式的使用不應該排除多于一個指代對象的存在。換句話說，本發明中以單數形式提及的元素可以是一個或多個，除非上下文另外明確指出。還應理解，本文所使用的術語“包括”和/或“包含”表示存在所陳述的特征、整數、步驟、操作、元件和/或組件，但并不排除存在或添加一個或多個其他特征、整數、步驟、操作、元件、組件和/或其組合。
[0040]在附圖中，為了清楚起見，可以放大層和區域的尺寸和相對尺寸。應該理解，當將一個元件或層稱作在另一個元件或層“上”、與另一個元件或層“連接”或“耦接”時，該元件或層可以直接在該另一元件或層上、可以與該另一元件或層直接連接或耦接，或者可以存在中間元件或層。相反，當將一個元件稱作“直接”在另一個元件或層“上”、與另一個元件或層“直接連接”或“直接耦接”時，不存在中間元件或層。在以下說明中，相同的附圖標記貫穿說明書表示相同的部件。
[0041]諸如“下方”、“以下”、“下部”、“上方”、“上部”等空間相對術語在這里可以用于描述如圖所示的元件或特征之間的關系。應該理解，這種描述旨在包含除了圖中所示朝向之外在使用或操作中的不同朝向。例如，如果將器件翻轉，那么描述為在其他元件或特征“下方”或“以下”的元件將朝向為在所述其他元件或特征的“上方”。因此，根據總體器件朝向，術語“下方”意味著上方和下方兩種朝向。
[0042]應該理解，盡管術語第一、第二、A、B等在此可用于表示本發明的元件，但是這些元件不應解釋為受限于這些術語。例如，在不脫離本發明范圍的情況下，可以將第一元件稱作第二元件，并且可以將第二元件稱作第一元件。這里，術語“和/或”包括一個或多個指代對象的任意和所有組合。
[0043]除非另外定義，這里使用的所有術語(包括技術和科學術語)應按照本發明所屬領域的慣例來解釋。還應該理解，常用術語也應按相關領域的慣例來解釋，而不應解釋為理想化或過于刻板的含義，除非在此明確定義。
[0044]這里使用的術語“歐姆(性)”是指在基本上所有預期操作頻率下，相關阻抗實質上由關系式“阻抗=V/I”給出的接觸，其中V是該接觸兩端的電壓，I是電流(即，與歐姆接觸相關聯的阻抗在所有操作頻率下基本相同)。例如，在根據本發明的一些實施例中，歐姆接觸可以是比接觸電阻率(specific contact resistivity)小于約10_°3歐姆-cm2且在一些實施例中小于約10_°4歐姆-cm2的接觸。因此，正在整流或具有較高比接觸電阻率(例如，大于約10_°3歐姆-cm2的比接觸電阻率)的接觸不是在此所指的“歐姆接觸”。還應該理解，術語“歐姆(性)”包括本質上非整流的接觸。例如，在根據本發明的一些實施例中，肖特基半導體區將不用作歐姆接觸。
[0045]在根據本發明的一些實施例中，垂直溝道功率MOSFET可以配置為分離柵極結構，其中具有各自柵電極的并排晶體管耦接在一起以作為單一器件操作。肖特基半導體區可以嵌入到各柵電極之間的有源區中，使得肖特基半導體區和導電層(可以為垂直溝道功率MOSFET提供源極接觸)之間的結在位于凹槽的相對側壁上部的源極區下方。肖特基半導體區和導電層可以形成與通過有源區中的結形成的體二極管并聯耦合的肖特基二極管。嵌入式肖特基二極管與體二極管并聯耦合可以增加垂直溝道功率MOSFET的開關速度，同時也減小了器件的尺寸。
[0046]將參考圖1A和圖1B描述根據本發明構思實施例的半導體器件la。圖1A是示出了根據本發明構思實施例的半導體器件Ia的截面圖，圖1B是圖1A中標記為Al的區域的部分放大視圖。
[0047]參考圖1A和1B，根據本發明構思實施例的半導體器件Ia可以包括半導體襯底3，該半導體襯底3具有前側3fs以及與前側3fs相對的背側3bs。半導體襯底3可以具有第一導電類型。例如，半導體襯底3可以是具有N型導電性的硅襯底。
[0048]半導體從6可以設置在半導體襯底3的前側3fs上。半導體層6可以是單層。半導體層6可以是以外延工藝形成的單一外延層。
[0049]半導體層6可以是單晶硅層。半導體層6可以具有與半導體襯底3相同的導電類型，但是具有比半導體襯底3低的雜質濃度。例如，半導體層6可以具有與半導體襯底3相同的N型導電性，但是具有比半導體襯底3低的N型雜質濃度。
[0050]限定了有源區15的溝槽區12可以設置在半導體層6中。溝槽區12可以具有錐形側壁。例如，溝槽區域12可以具有錐形側壁，使得溝槽區12向上逐漸加寬。因此，由溝槽區12限定的有源區15可以具有錐形的第一和第二側表面15sl和15s2，使得有源區15向下逐漸加寬。
[0051]屏蔽導電圖案21、絕緣結構26a和柵極結構40可以設置在溝槽區12中。
[0052]屏蔽導電圖案21可以形成為具有錐形側表面從而向下逐漸變窄。例如，屏蔽導電圖案21的上部寬度可以大于下部寬度。屏蔽導電圖案21可以由諸如多晶硅之類的導電材料制成。
[0053]絕緣結構26a可以設置為包圍屏蔽導電圖案21。絕緣結構26a可以包括第一絕緣圖案18和第二絕緣圖案24。第二絕緣圖案24可以設置為覆蓋屏蔽導電圖案21。第一絕緣圖案18可以設置在屏蔽導電圖案21和溝槽區12的側壁之間以及第二絕緣圖案24和溝槽區12的側壁之間。第一和第二絕緣圖案18和24可以由氧化硅制成。
[0054]柵極結構40可以設置在絕緣結構26a上。柵極結構40可以包括柵介質層36和柵電極39。柵電極39可以設置在絕緣結構26a上。柵電極39可以形成為寬度比屏蔽導電圖案21的最靠近部分要大。柵電極39的上部寬度可以大于下部寬度。柵電極39可以由諸如多晶硅之類的導電材料制成。柵介質層36可以設置在柵電極39和有源區15之間。柵介質層36可以由諸如氧化硅之類的絕緣材料制成。同時，柵介質層36可以形成為包括介電常數大于氧化硅的高介電材料。柵介質層36可以形成為厚度小于第一絕緣圖案18。因此，柵電極39和有源區15之間的距離可以小于屏蔽導電圖案21和有源區15之間的距離。
[0055]絕緣封蓋圖案54a可以設置在柵極結構40上。絕緣封蓋圖案54a可以包括第一絕緣封蓋圖案52a、第二絕緣封蓋圖案52b和第三絕緣封蓋圖案52c。第一絕緣封蓋圖案52a可以由氧化硅制成。第二絕緣封蓋圖案52b可以設置在第一絕緣封蓋圖案52a上。第三絕緣封蓋圖案52c可以形成于第二絕緣封蓋圖案52b上。第二絕緣封蓋圖案52b可以由與第一和第三絕緣封蓋圖案52a和52c不同的材料制成。例如，第一和第三絕緣封蓋圖案52a和52c可以由氧化硅制成，而第二絕緣封蓋圖案52b可以由氮化硅制成。第三絕緣封蓋圖案52c可以形成為厚度大于第二絕緣封蓋圖案52b。
[0056]絕緣緩沖圖案42b可以插入到絕緣封蓋圖案54a和柵電極39之間以及絕緣封蓋圖案54a和有源區15之間。絕緣緩沖圖案42b可以由氧化硅制成。絕緣緩沖圖案42b可以形成為厚度小于柵介質層36。
[0057]凹槽區57可以設置在有源區15的上表面中。凹槽區57可以具有錐形的第一和第二側壁57sl和57s2，使得凹槽區57從底面57b向上逐漸加寬。凹槽區57的底面57b可以是實質上平坦的。
[0058]有源區15可以包括通過凹槽區57彼此間隔開的第一和第二有源突出部15pl和15p2。有源區15的第一和第二有源突出部15pl和15p2可以限定在凹槽區57和溝槽區12之間。
[0059]第一有源突出部15pl可以限定在凹槽區57的第一側壁57sl和有源區15的第一側表面15sl之間。凹槽區57的第一側壁57sl和有源區15的第一側表面15sl可以對應于第一有源突出部15pl的側表面。第一有源突出部15pl可以具有錐形的側表面57sl和15sl，并且向下逐漸加寬。
[0060]第二有源突出部15p2可以限定在凹槽區57的第二側壁57s2和有源區15的第二側表面15s2之間。凹槽區57的第二側壁57s2和有源區15的第二側表面15s2可以對應于第二有源突出部15p2的側表面。第二有源突出部15p2可以具有錐形的側表面57s2和15s2，并且向下逐漸加寬。
[0061]前側導電圖案72可以設置在絕緣封蓋圖案54a和有源區15上。前側導電圖案72可以與絕緣封蓋圖案54a交迭并且填充溝槽區57。前側導電圖案72可以與凹槽區57所露出的有源區相接觸。
[0062]彼此間隔開的第一和第二源極區45a和45b可以設置在有源區15中。第一源極區45a可以設置在有源區15的第一有源突出部15pl中。第二源極區45b可以設置在有源區15的第二有源突出部15p2中。第一和第二源極區45a和45b可以彼此間隔開。
[0063]第一和第二源極區45a和45b的底面在凹槽區57附近可以比在溝槽區12附近處于較高的位置。
[0064]彼此間隔開的第一和第二體溝道區33a和33b可以設置在有源區15中。
[0065]第一體溝道區33a可以包括在第一源極區45a下方在第一有源突出部15pl中形成的部分以及在第一有源突出部15pl下方在有源區15中形成的部分。在第一體溝道區33a中，在第一有源突出部15pl下方在有源區15中形成的部分可以具有比在第一源極區45a下方在第一有源突出部15pl中形成的部分大的寬度。
[0066]第二體溝道區33b可以包括在第二源極區45b下方在第二有源突出部15p2中形成的部分以及在第二有源突出部15p2下方在有源區15中形成的部分。在第二體溝道區33b中，在第二有源突出部15p2下方在有源區15中形成的部分可以具有比在第二源極區45b下方在第二有源突出部15p2中形成的部分大的寬度。第一和第二體溝道區33a和33b可以彼此間隔開。
[0067]位于第一和第二體溝道區33a和33b下方的有源區15可以限定為漂移區15d。
[0068]彼此間隔開的第一和第二體接觸區66a和66b可以設置在有源區15中。肖特基半導體區69可以設置在凹槽區57的底面57b下方第一和第二體溝道區33a和33b之間的有源區15中。肖特基半導體區69可以設置在凹槽區57的底面57b下方第一和第二體接觸區66a和66b之間的有源區15中。
[0069]第一體接觸區66a可以設置在前側導電圖案72和第一體溝道區33a之間的有源區15中。第一體接觸區66a可以設置在有源區15的第一有源突出部15pl中，并且延伸到第一有源突出部15pl下方的有源區15中。第一體接觸區66a可以形成為在第一源極區45a附近在與凹槽區57的第一側壁57sl垂直的方向上相距凹槽區57的第一側壁57sl具有第一深度tl，并且在肖特基半導體區69附近在與凹槽區57的底面57b垂直的方向上相距凹槽區57的底面57b具有大于第一深度tl的第二深度t2。
[0070]第二體接觸區66b可以設置在前側導電圖案72和第二體溝道區33b之間的有源區15中。第二體接觸區66b可以設置在有源區15的第二有源突出部15p2中，并且延伸到第二有源突出部15p2下方面的有源區15中。第二體接觸區66b可以形成為在第二源極區45b附近在與凹槽區57的第二側壁57s2垂直的方向上相距凹槽區57的第二側壁57s2具有第一深度tl，并且在肖特基半導體區69附近在與凹槽區57的底面57b垂直的方向上相距凹槽區57的底面57b具有大于第一深度tl的第二深度t2。
[0071]肖特基半導體區69可以設置在位于漂移區15d和前側導電圖案72之間以及第一和第二體接觸區66a和66b之間的有源區15中。肖特基半導體區69可以設置在比第一和第二體溝道區33a和33b的底面高的位置處。肖特基半導體區69的底面可以與凹槽區57的底面57b相距恒定深度。肖特基半導體區69可以形成為具有恒定厚度。
[0072]半導體層6可以是單一外延層，并且第一和第二體溝道區33a和33b、漂移區15d、肖特基半導體區69以及第一和第二源極區45a和45b可以設置在該單一外延層中。
[0073]半導體襯底3、半導體層6、漂移區15d、肖特基半導體區69以及第一和第二源極區45a和45b可以具有第一導電類型。第一和第二體溝道區33a和33b以及第一和第二體接觸區66a和66b可以具有與第一導電類型不同的第二導電類型。例如，半導體襯底3、半導體層6、漂移區15d、肖特基半導體區69以及第一和第二源極區45a和45b可以具有N型導電性，而第一和第二體溝道區33a和33b以及第一和第二體接觸區66a和66b可以具有P型導電性。
[0074]肖特基半導體區69可以具有比與肖特基半導體區69相鄰的半導體層6中的漂移區15d低的多數載流子濃度。肖特基半導體區69中形成N型半導體的雜質濃度可以低于與肖特基半導體區69相鄰的半導體層6中的漂移區15d中形成N型半導體的雜質濃度。例如，肖特基半導體區69可以是通過將長式周期表的第13族(或IIIA族)元素(例如，硼)注入到具有N型導電性的半導體層6中以減小半導體層6的多數載流子濃度而形成的N型導電性區。
[0075]因為半導體層6由包括諸如P和As之類的長式周期表的第15族(或VA族)元素的單一外延層構成，所以通過將長式周期表的第13族元素注入到半導體層6中而形成的肖特基半導體區69可以包括第13族元素和第15族元素。此外，在肖特基半導體區69中，每單位體積第15族元素的量可以大于每單位體積第13族元素的量，并且與肖特基半導體區69相鄰的半導體層6中的漂移區15d可以具有與肖特基半導體區69相同的每單位體積第15族元素的量。另外，與肖特基半導體區69相鄰的半導體層6中的漂移區15d可以具有比肖特基半導體區69高的多數載流子濃度。
[0076]第一和第二體溝道區33a和33b可以包括長式周期表的第13族元素和第15族元素，并且具有P型導電性。第一和第二體溝道區33a和33b中每單位體積第15族元素的量可以大于肖特基半導體區69中每單位體積第13族元素的量。因為通過將第13族元素離子注入到由單一外延層構成的半導體層6中來形成第一和第二體溝道區33a和33b，所以第一和第二體溝道區33a和33b可以具有與半導體層6相同的每單位體積第15族元素的量。
[0077]第一和第二體接觸區66a和66b可以具有比與第一和第二體接觸區66a和66b相鄰的第一和第二體溝道區33a和33b高的多數載流子濃度。例如，第一和第二體接觸區66a和66b中形成P型半導體的雜質濃度可以高于與第一和第二體接觸區66a和66b相鄰的第一和第二體溝道區33a和33b中形成P型半導體的雜質濃度。
[0078]第一和第二體接觸區66a和66b可以包括長式周期表的第13族元素和第15族元素，并且具有P型導電性。此外，第一和第二體接觸區66a和66b可以具有與第一和第二體溝道區33a和33b相同的每單位體積第15族元素的量，以及比第一和第二體溝道區33a和33b大的每單位體積第13族元素的量。
[0079]第一和第二源極區45a和45b可以具有比半導體層6的漂移區15d高的多數載流子濃度。例如，第一和第二源極區45a和45b可以具有比半導體層6的漂移區15d高的每單位體積的長式周期表第15族元素的量。
[0080]第一和第二源極區45a和45b可以與前側導電圖案72形成歐姆接觸。第一和第二體接觸區66a和66b可以與前側導電圖案72形成歐姆接觸。
[0081]因為第一和第二源極區45a和45b的底面在凹槽區57附近比在溝槽區12附近處于較高的位置，所以可以改進第一和第二體接觸區66a和66b與前側導電圖案72之間的電阻性質。因此，可以減小半導體器件Ia的體接觸電阻。例如，因為第一和第二源極區45a和45b的底面在凹槽區57附近比在溝槽區12附近處于較高的位置，所以肖特基半導體區69與第一和第二源極區45a和45b之間的距離可以增加，從而在肖特基半導體區69與第一和第二源極區45a和45b之間設置的第一和第二接觸區66a和66b的面積可以增加。因此，前側導電圖案72與第一和第二體接觸區66a和66b之間的接觸區域可以增加，從而可以改進第一和第二體接觸區66a和66b與前側導電圖案72之間的電阻性質。
[0082]背側導電層80可以設置在半導體襯底3的背側3bs上。背側導電層80可以與半導體襯底3的背側3bs形成歐姆接觸。背側導電層80可以經由半導體襯底3和半導體層6電連接到漂移區15d。
[0083]肖特基半導體區69可以具有N型導電性，并且與前側導電圖案72形成肖特基二極管SDa。P型第一和第二體溝道區33a和33b以及N型漂移區15d可以形成PN 二極管。
[0084]第一源極區45a、第一體溝道區33a、漂移區15以及與第一體溝道區33a相鄰的柵極結構40可以配置成第一晶體管TRla。這里，與第一體溝道區33a相鄰的柵極結構40可以定義為第一柵極結構40_1。第二源極區45b、第二體溝道區33b、漂移區15d以及與第二體溝道區33b相鄰的柵極結構40可以配置成第二晶體管TR2a。這里，與第二體溝道區33b相鄰的柵極結構40可以定義為第二柵極結構40_2。
[0085]第一和第二晶體管TRla和TR2a可以共享漂移區15d。此外，第一和第二源極區45a和45b可以通過前側導電圖案72電連接。因此，第一和第二晶體管TRla和TR2a可以通過一起控制第一和第二柵極結構40_1和40_2來作為單一晶體管操作。例如，為了同時導通第一和第二晶體管TRla和TR2a，可以向第一和第二柵極結構40_1和40_2的柵電極39同時施加電壓。因此，柵極結構40、漂移區15d、第一和第二體溝道區33a和33b以及第一和第二源極區45a和45b可以配置成單一晶體管。
[0086]SDa嵌入到第一晶體管和第二晶體管TRla和TR2a之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRla和TR2a的組合(根據本發明一些實施例的單一分離柵極功率M0SFET)提供分離柵極。因此，垂直溝道功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0087]本發明的發明人認識到，因為肖特基二極管具有比體二極管低的VSD值，所以可以減小停滯時間(dead time)和功耗。
[0088]背側導電層80可以用作第一和第二晶體管TRla和TR2a的漏極端子，并且前側導電圖案72可以用作第一和第二晶體管TRla和TR2a的源極端子。
[0089]柵電極39可以由多晶硅單層構成。然而，本發明構思不局限于此。例如，圖1A和圖1B中的柵電極39可以改型為柵電極39’，柵電極39’包括多晶硅圖案39a和在多晶硅圖案39a上設置的金屬-半導體化合物層39b，如圖2所示。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi或WSi制成，并且金屬-半導體化合物層39b可以改善改型柵電極39’的電學性質。因此，具有改善電學性質的改型柵電極39’可以改進半導體器件Ib的性倉泛。
[0090]參考圖3A和3B描述根據本發明構思另一實施例的半導體器件100a。圖3A是示意性地示出了根據本發明構思另一實施例的半導體器件10a的截面圖，圖3B是示出了圖3A中標記為A2的部分的部分放大視圖。
[0091]參考圖3A和3B，根據本發明構思另一實施例的半導體器件10a可以包括具有前側3fs和背側3bs的半導體襯底3以及在半導體襯底3的前側3fs上設置的半導體層6，如參考圖1A和IB所述。半導體層6可以是單一外延層。
[0092]限定了有源區115的溝槽區112可以設置在半導體層6中。
[0093]如參考圖1A和IB所述，屏蔽導電圖案21、包圍屏蔽導電圖案21的絕緣結構26a以及在絕緣結構26a上設置的柵極結構40可以設置在溝槽區112中。
[0094]有源區115可以具有錐形側壁115sl和115s2從而向上變窄。有源區115可以包括通過在有源區115的上表面中形成的凹槽區157而彼此間隔開的第一和第二有源突出部115pl和115p2。凹槽區157可以具有錐形的第一和第二側壁157sl和157s2，使得凹槽區157從底面157b向上逐漸加寬。此外，凹槽區157的上部邊緣可以與溝槽區112間隔開。有源區115的第一和第二有源突出部115pl和115p2可以限定在凹槽區157和溝槽區112之間。
[0095]第一有源突出部115pl可以限定在凹槽區157的第一側壁157sl和有源區115的第一側表面115sl之間。凹槽區157的第一側壁157sl和有源區115的第一層側表面115sl可以對應于第一有源突出部115pl的側表面。第一有源突出部115pl可以具有錐形側表面157sl和115sl，并且從頂面115tl向下逐漸加寬。
[0096]第二有源突出部115p2可以限定在凹槽區157的第二側壁157s2和有源區115的第二側表面115s2之間。凹槽區157的第二側壁157s2和有源區115的第二側表面115s2可以對應于第二有源突出部115p2的側表面。第二有源突出部115p2可以具有錐形側表面157s2和115s2，并且從頂面115t2向下逐漸加寬。
[0097]絕緣封蓋圖案154a可以設置在有源區115的一部分上并且設置在柵極結構40上。絕緣封蓋圖案154a可以與柵極結構40交迭，并且與有源區115的一部分垂直交迭。絕緣封蓋圖案154a可以與柵極結構40、第一有源突出部115pl的頂面115tl以及第二有源突出部115p2的頂面115t2交迭。絕緣封蓋圖案154a可以由諸如氧化硅之類的絕緣材料制成。
[0098]絕緣緩沖圖案42b可以插入到絕緣封蓋圖案154a和柵電極39之間以及絕緣封蓋圖案154a和有源區115之間。絕緣緩沖圖案42b可以形成為厚度比柵介質層36小。絕緣緩沖圖案42b可以由諸如氧化硅之類的絕緣材料制成。
[0099]前側導電圖案172可以形成在絕緣封蓋圖案154a和有源區115上。前側導電圖案172可以與絕緣封蓋圖案154a交迭，并且與凹槽區157所露出的有源區115相接觸。前側導電圖案172可以填充凹槽區157。
[0100]第一和第二源極區145a和145b可以設置在有源區115中。第一源極區145a可以設置在有源區115的第一有源突出部115pl中。第二源極區145b可以設置在有源區115的第二有源突出部115p2中。第一和第二源極區145a和145b的底面在凹槽區157附近可以比在溝槽區112附近處于較高的位置。由于與在圖1A和IB中描述的第一和第二源極區45a和45b相同的原因，具有這種底面的第一源極區145a和145b可以改進半導體器件10a的體接觸電阻。
[0101]第一和第二體溝道區133a和133b可以設置在有源區115中。第一和第二體溝道區133a和133b可以對應于在圖1A和IB中描述的第一和第二體溝道區33a和33b。第一體溝道區133a可以包括在第一源極區145a下方在第一有源突出部115pl中形成的部分以及在第一有源突出部115pl下方在有源區115中形成的部分。第二體溝道區133b可以包括在第二源極區145b下方在第二有源突出部115p2中形成的部分以及在第二有源突出部115p2下方在有源區115中形成的部分。
[0102]設置在第一和第二體溝道區133a和133b下方的有源區115可以限定為漂移區115d。
[0103]第一和第二體接觸區166a和166b以及肖特基半導體區169可以設置在有源區115中。第一體接觸區166a可以設置在前側導電圖案172和第一體溝道區133a之間的有源區115中。第一體接觸區166a可以設置在有源區115的第一有源突出部115pl中，并且延伸到第一有源突出部115pl下方的有源區115中。第一體接觸區166a可以形成為在第一源極區145a附近在與凹槽區157的第一側壁157sl垂直的方向上相距凹槽區157的第一側壁157sl具有第一深度，以及在肖特基半導體區169附近在與凹槽區157的底面157b垂直的方向上相距凹槽區157的底面157b具有比第一深度大的第二深度。第二體接觸區166b可以設置在前側導電圖案172和第二體溝道區133b之間的有源區115中。第二體接觸區166b可以設置在有源區115的第二有源突出部115p2中，并且延伸到第二有源突出部115p2下方的有源區115中。第二體接觸區166b可以形成為在第二源極區145b附近在與凹槽區157的第二側壁157s2垂直的方向上相距凹槽區157的第二側壁157s2具有第一深度，以及在肖特基半導體區169附近在與凹槽區157的底面157b垂直的方向上相距凹槽區157的底面157b具有比第一深度大的第二深度。
[0104]肖特基半導體區169可以設置在位于第一和第二有源突出部115pl和115p2之間的有源區115中。肖特基半導體區169可以形成于相距凹槽區157的底面157b恒定的深度。肖特基半導體區169可以設置在漂移區115d和前側導電圖案172之間以及第一和第二體接觸區166a和166b之間的有源區115中。肖特基半導體區169可以設置在比第一和第二體溝道區133a和133b的底面高的位置處。
[0105]漂移區115d、肖特基半導體區169以及第一和第二源極區145a和145b可以具有N型導電性,而第一和第二體溝道區133a和133b以及第一和第二體接觸區166a和166b可以具有P型導電性。
[0106]漂移區115d、肖特基半導體區169以及第一和第二源極區145a和145b可以分別對應于圖1A和IB中描述的漂移區15d、肖特基半導體區69以及第一和第二源極區45a和45b。例如，如同在圖1A和IB中描述的肖特基半導體區69，肖特基半導體區169可以包括長式周期表的第13族元素和第15族元素。在肖特基半導體區169中，每單位體積第15族元素的量可以大于每單位體積第13族元素的量。此外，肖特基半導體區169可以具有跟與肖特基半導體區169相鄰的半導體層6中的漂移區115d相同的每單位體積第15族元素的量。另外，肖特基半導體區169可以具有比與肖特基半導體區169相鄰的半導體層6中的漂移區115d低的多數載流子濃度。
[0107]第一和第二體溝道區133a和133b以及第一和第二體接觸區166a和166b可以分別對應于在圖1A和IB中描述的第一和第二體溝道區33a和33b以及第一和第二體接觸區66a和66b。例如,第一和第二體接觸區166a和166b中形成P型半導體的雜質濃度可以高于與第一和第二體接觸區166a和166相鄰的第一和第二體溝道區133a和133b中形成P型半導體的雜質濃度。
[0108]第一和第二源極區145a和145b可以具有比半導體層6的漂移區115d高的多數載流子濃度。例如，第一和第二源極區145a和145b可以具有比半導體層6的漂移區115d高的每單位體積長式周期表第15族元素的量。
[0109]第一和第二源極區145a和145b可以與前側導電圖案172形成歐姆接觸。第一和第二體接觸區166a和166b可以與前側導電圖案172形成歐姆接觸。
[0110]SDb嵌入到第一和第二晶體管TRlb和TR2b之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRlb和TR2b的組合(根據本發明一些實施例的單一分離柵極功率M0SFET)提供分離柵極。因此，垂直溝道功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0111]本發明的發明人認識到，因為肖特基二極管具有比體二極管低的VSD值，所以可以減小停滯時間和功耗。
[0112]根據本發明構思的一些實施例，功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0113]背側導電層180可以設置在半導體襯底3的背側3bs。背側導電層180可以與半導體襯底3的背側3bs形成歐姆接觸。背側導電層180可以經由半導體襯底3和半導體層6電連接到漂移區115d。
[0114]第一和第二源極區145a和145b可以與前側導電圖案172形成歐姆接觸。第一和第二體接觸區166a和166b可以與前側導電圖案172形成歐姆接觸。肖特基半導體區169可以具有N型導電性，且與前側導電圖案172形成肖特基二極管SDb。
[0115]第一源極區145a、第一體溝道區133a、漂移區115d和第一柵極結構40_1可以配置成第一晶體管TRlb。第二源極區145b、第二體溝道區133b、漂移區115d和第二柵極結構40_2可以配置成第二晶體管TR2b。第一和第二晶體管TRlb和TR2b可以共享漂移區115d。因此，第一和第二晶體管TRlb和TR2b可以通過一起控制第一和第二柵極結構40_1和40_2來作為單一晶體管操作。
[0116]背側導電層180可以用作第一和第二晶體管TRlb和TR2b的漏極端子，并且前側導電圖案172可以用作第一和第二晶體管TRlb和TR2b的源極端子。
[0117]半導體器件10a可以包括由多晶硅單層構成的柵電極39。然而，本發明構思不局限于此。例如，柵電極39可以改型為柵電極39’，柵電極39’包括多晶硅圖案39a和設置在多晶硅圖案39a上的金屬-半導體化合物層39b，如圖4所示。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi或WSi制成。因此，可以提供包括電學性質得到改善的改型柵電極39’在內的半導體器件100b。
[0118]將參考圖5A和5B描述根據本發明構思另一實施例的半導體器件200a。圖5A是示意性地示出了根據本發明構思另一實施例的半導體器件200a的截面圖，圖5B是示出了圖5A中標記為A3的部分的部分放大視圖。
[0119]參考圖5A和5B，可以提供根據本發明構思另一實施例的半導體器件200a。半導體器件200a可以包括半導體襯底3和設置在半導體襯底3的前側3fs上的半導體層6，如參考圖3A和3B所述。
[0120]限定了有源區215的溝槽區212可以設置在半導體層6中。有源區215可以具有錐形側表面215sl和215s2從而向上變窄。有源區215可以包括第一和第二有源突出部215pl和215p2。有源區215的第一和第二有源突出部215pl和215p2可以通過在有源區215的上表面中形成的凹槽區257而彼此間隔開。有源區215的第一和第二有源突出部215pl和215p2可以限定在凹槽區257和溝槽區212之間。第一和第二有源突出部215pl和215p2中的每一個可以具有錐形側表面從而向上逐漸變窄。此外，第一和第二有源突出部215pl和215p2中的每一個可以具有上表面215tl和215t2。
[0121]如圖3A和3B所示，屏蔽導電圖案21、包圍屏蔽導電圖案21的絕緣結構26a以及設置在絕緣結構26a上的柵極結構40可以設置在溝槽區212中。
[0122]絕緣封蓋圖案254a可以與柵極結構40以及有源區215的第一和第二有源突出部215pl和215p2的上表面215tl和215t2交迭。絕緣封蓋圖案254a可以使用沉積工藝由氧化娃制成。
[0123]絕緣緩沖圖案42b可以插入到柵電極39和絕緣封蓋圖案254a之間以及絕緣封蓋圖案254a和有源區215之間。絕緣緩沖圖案42b可以具有比柵介質層36小的厚度，但是可由與柵介質層36相同的層構成，例如熱氧化物。
[0124]前側導電圖案272可以設置在絕緣封蓋圖案254a和有源區215上。前側導電圖案272可以與絕緣封蓋圖案254a交迭，并且可以與凹槽區257所露出的有源區215接觸。前側導電圖案272可以填充凹槽區257。
[0125]第一和第二源極區245a和245b以及第一和第二體溝道區233a和233b可以設置在有源區215中。此外，第一和第二體接觸區266a和266b以及肖特基半導體區269可以設置在有源區215中。
[0126]第一源極區245a可以形成在有源區215的第一有源突出部215pl中。第二源極區245b可以形成在有源區215的第二有源突出部215p2中。在第一源極區245a中，有源區215的第一側表面215sl附近的底面可以形成在比凹槽區257d的第一側壁257sl附近的底面低的位置處。例如，第一源極區245a可以形成為在有源區215的第一側表面215sl附近相距第一有源突出部215pl的上表面215tl具有第一結深，而在凹槽區257的第一側壁257sl附近相距第一有源突出部215pl的上表面215tl具有比第一結深小的第二結深。
[0127]此外，第一源極區245a的底面在有源區215的第一側表面215sl和凹槽區257的第一側壁257sl之間可以具有陡峭的斜率，而在凹槽區257的第一側壁257sl附近可以具有微小的斜率或者是平坦的。在第一源極區245a中，位于有源區215的第一側表面215sl和凹槽區257的第一側壁257sl之間的第一源極區245a的底面可以具有與有源區215的錐形第一側表面215sl實質上相同的斜率。例如，在第一源極區245a中，位于有源區215的第一側表面215sl和凹槽區257的第一側壁257sl之間的第一源極區245a的底面可以實質上平行于有源區215的錐形第一側表面215sl。
[0128]第二源極區245b和第一源極區245a可以相對于凹槽區257具有對稱結構。因此，第二源極區245b的底面在有源區215的第二側表面215s2附近可以比在凹槽區257的第二側壁257s2附近形成于較低的位置處。此外，第二源極區245b的底面在有源區215的第二側表面215s2和凹槽區257的第二側壁257s2之間可以具有陡峭的斜率，而在凹槽區257的第二側壁275s2附近可以具有微小的斜率或者是平坦的。在第二源極區245b中，位于有源區215的第二側表面215s2和凹槽區257的第二側壁275s2之間的第二源極區245b的底面可以具有與有源區215的錐形第二側表面215s2實質上相同的斜率。
[0129]由于與圖1A和IB中描述的第一和第二源極區45a和45b相同的原因，第一和第二源極區245a和245b可以改進半導體器件200a的體接觸電阻。
[0130]第一體溝道區233a可以包括在第一源極區245a下方在第一有源突出部215pl中形成的部分以及在第一有源突出部215pl下方在有源區215中形成的部分。
[0131]第二體溝道區233b可以包括在第二源極區245b下方在第二有源突出部215p2中形成的部分以及在第二有源突出部215p2下方在有源區215中形成的部分。
[0132]如同圖3A和3B中描述的第一體接觸區166a，第一體接觸區266a可以設置在前側導電圖案272和第一體溝道區233a之間的有源區215中。
[0133]如同圖3A和3B中描述的第二體接觸區166b，第二體接觸區266b可以設置在前側導電圖案272和第二體溝道區233b之間的有源區215中。
[0134]第一和第二體溝道區233a和233b下方的有源區215可以限定為漂移區215d。
[0135]漂移區215d、肖特基半導體區269以及第一和第二源極區245a和245b可以分別對應于圖1A和IB中描述的漂移區15d、肖特基半導體區69以及第一和第二源極區45a和45b。例如，肖特基半導體區269中形成N型半導體的雜質濃度可以低于與肖特基半導體區269相鄰的半導體層6中的漂移區215d中形成N型半導體的雜質濃度。
[0136]第一和第二體溝道區233a和233b以及第一和第二體接觸區266a和266b可以分別對應于圖1A和IB中描述的第一和第二體溝道區33a和33b以及第一和第二體接觸區66a和66b。例如，第一和第二體接觸區266a和266b中形成P型半導體的雜質濃度可以高于與第一和第二體接觸區266a和266b相鄰的第一和第二體溝道區233a和233b中形成P型半導體的雜質濃度。
[0137]背側導電層280可以設置在半導體襯底3的背側3bs上。背側導電層280可以與半導體襯底3的背側3bs形成歐姆接觸。
[0138]第一和第二源極區245a和245b可以與前側導電圖案272形成歐姆接觸。第一和第二體接觸區266a和266b可以與前側導電圖案272形成歐姆接觸。肖特基半導體區269可以具有N型導電性，并且與前側導電圖案272形成肖特基二極管SDc。
[0139]第一源極區245a、第一體溝道區233a、漂移區215d以及第一柵極結構40_1可以配置成第一晶體管TRlc。第二源極區245b、第二體溝道區233b、漂移區215d和第二柵極結構40_2可以配置成第二晶體管TR2c。第一和第二晶體管TRlc和TR2c可以共享漂移區215d。因此，可以一起控制第一和第二柵極結構40_1和40_2，從而第一和第二晶體管TRlc和TR2c可以如同單一晶體管進行操作。
[0140]肖特基半導體區269嵌入到第一和第二晶體管TRlc和TR2c之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRlc和TR2c的組合(根據本發明一些實施例的單一分離柵極功率M0SFET)提供分離柵極。本發明的發明人認識到，因為肖特基二極管具有比體二極管低的VSD值，所以可以減小停滯時間和功耗。
[0141]根據本發明構思的一些實施例，功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0142]背側導電層280可以用作第一和第二晶體管TRlc和TR2c的漏極端子，而前側導電圖案272可以用作第一和第二晶體管TRlc和TR2c的源極端子。
[0143]半導體器件200a可以包括由多晶硅單層構成的柵電極39。然而，本發明構思不局限于此。例如，柵電極39可以改型為柵電極39’，柵電極39’包括多晶硅圖案39a和設置在多晶硅圖案39a上的金屬-半導體化合物層39b，如圖6所示。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi和WSi制成。因此，可以提供包括電學性質得到改善的改型柵電極39’在內的半導體器件200b。
[0144]將參考圖7A至圖7V描述制造參考圖1A和IB描述的半導體器件Ia的方法的示例性實施例。
[0145]參考圖7A，可以提供半導體襯底3。半導體襯底3可以具有第一導電類型。例如，半導體襯底3可以是N型硅半導體晶片。
[0146]半導體層6可以形成在半導體襯底3的前側上。半導體層6可以具有與半導體襯底3相同的導電類型，但是具有比半導體襯底3低的雜質濃度。例如，當半導體襯底3具有N型導電性時，半導體層6可以具有與半導體襯底3相同的N型導電性，但是具有比半導體襯底3低的N型雜質濃度。半導體層6可以使用外延生長工藝形成為單層。
[0147]參考圖7B，可以在半導體層6中形成限定了有源區15的溝槽區12。
[0148]形成溝槽區12可以包括在半導體層6上形成掩模圖案9以及使用掩模圖案9作為刻蝕掩模來刻蝕半導體層6。溝槽區12可以形成為圍繞有源區15。可以通過溝槽區12限定多個有源區15。
[0149]溝槽區12可以向下變窄。因此，有源區15可以向上變窄。有源區15可以包括彼此面對的第一側表面(側壁)和第二側表面(側壁)。有源區15的第一和第二側表面可以呈錐形。
[0150]掩模圖案9可以包括依次堆疊的下掩模圖案9a和上掩模圖案9b。下掩模圖案9a可以由氮化硅制成，而上掩模圖案9b可以由氧化硅制成。
[0151]參考圖7C，第一絕緣層17可以形成于具有凹槽區12的襯底上。第一絕緣層17可以共形地形成。第一絕緣層17可以由氧化硅制成。屏蔽導電層20可以形成于具有第一絕緣層17的襯底上。屏蔽導電層20可以由諸如多晶硅之類的導電材料制成。
[0152]參考圖7D，可以通過對屏蔽導電層20進行平坦化來形成平坦化的屏蔽導電層20。例如，形成平坦化的屏蔽導電層20a可以包括通過使用第一絕緣層17作為平坦化停止層執行平坦化工藝，來對屏蔽導電層20進行平坦化。平坦化工藝可以是化學機械拋光(CMP)工藝。
[0153]參考圖7E，可以對平坦化的屏蔽導電層20選擇性地刻蝕以形成部分填充溝槽區12的屏蔽導電圖案21，使得屏蔽導電圖案21位于比有源區15的上表面低的位置處。
[0154]參考圖7F，第二絕緣層23可以形成于具有屏蔽導電圖案21的襯底上。第二絕緣層23可以由諸如氧化硅之類的絕緣材料制成。
[0155]參考圖7G，通過使用下掩模圖案9a作為平坦化停止層執行平坦化工藝，來對第二絕緣層23和第一絕緣層17進行平坦化。平坦化工藝可以是CMP工藝。在平坦化工藝期間，可以去除上掩模圖案9b。在平坦化工藝中，第二絕緣層23可以形成平坦化的第二絕緣層23a，第一絕緣層17可以形成平坦化的第一絕緣層17a。
[0156]參考圖7H，可以通過部分地刻蝕平坦化的第二絕緣層23a和平坦化的第一絕緣層17a來露出有源區15的上部側表面15us。可以一起刻蝕平坦化的第二絕緣層23a和平坦化的第一絕緣層17a。可以部分地刻蝕平坦化的第二絕緣層23a以形成預備第二絕緣圖案23b，并且可以部分地刻蝕平坦化的第一絕緣層17a以形成預備第一絕緣圖案17b。預備第一和第二絕緣圖案17b和23b可以形成預備絕緣結構26。預備絕緣結構26可以形成于溝槽區12中以包圍屏蔽導電圖案21。
[0157]可以使用刻蝕工藝去除下掩模圖案9a來露出有源區15的上表面15ts。
[0158]參考圖71，可以通過執行體溝道離子注入工藝30在有源區15中形成體雜質區33。
[0159]有源區15可以具有第一導電類型，并且體雜質區33可以具有與第一導電類型不同的第二導電類型。例如，有源區15可以具有N型導電性，而體雜質區33可以具有P型導電性。
[0160]體溝道離子注入工藝30可以是傾斜離子注入工藝。例如，體溝道離子注入工藝30可以包括將諸如硼之類的長式周期表第13族元素傾斜地注入到有源區15中。通過體溝道離子注入工藝30注入的雜質的角度或斜率可以相對于半導體襯底3的表面或有源區15的上表面15ts為約10°或以上。
[0161 ] 體雜質區33可以包括與有源區15的上表面15ts相距第一結深JDl的部分以及與有源區15的上表面15ts相距第二結深JD2的部分。在體雜質區33中，具有第二結深JD2的部分可以比具有第一結深JDl的部分靠近溝槽區12。
[0162]參考圖7J，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。絕緣結構26a可以包圍屏蔽導電圖案21，部分地填充溝槽區12，并位于比體雜質區33低的位置處。體雜質區33和絕緣結構26a可以彼此間隔開。
[0163]參考圖7K，柵介質36可以形成于在形成絕緣結構26a時露出的有源區15的上部上。柵介質36可以由氧化硅制成。例如，形成柵介質36可以包括對有源區15的露出部分進行氧化。
[0164]柵極導電層38可以形成于具有柵介質36的襯底上。柵極導電層38可以由諸如多晶硅之類的導電材料制成。
[0165]參考圖7L，可以通過對柵極導電層38進行平坦化來形成平坦化的柵極導電層38a。例如，可以通過使用設置在有源區15的上表面上的柵介質36作為平坦化停止層執行CMP工藝，來對柵極導電層38進行平坦化。位于有源區15的上表面上的柵介質36可以防止有源區15的上表面被CMP工藝損壞。
[0166]參考圖7M，可以通過將平坦化的柵極導電層38a部分地刻蝕到低于有源區15的上表面的位置來形成柵電極39。
[0167]因為絕緣結構26a的上表面形成在比體雜質區33低的位置處，所以柵電極39可以與位于體雜質區33下方的那部分有源區15水平地交迭。
[0168]因為形成柵電極39可以包括在使用CMP工藝平坦化柵極導電層38之后部分地刻蝕平坦化的柵極導電層38a，所以柵電極39的上表面可以是實質上平坦的，并且可以改進柵電極的散布(dispers1n)特性。
[0169]此外，因為在形成柵電極39之前使用CMP工藝和刻蝕工藝一起形成屏蔽導電圖案21和絕緣結構26a，所以絕緣結構26a的上表面可以是實質上平坦的。因此，在具有平坦上表面的絕緣結構26a上形成的柵電極39的下表面可以是實質上平坦的。
[0170]因此，因為提供了上下表面實質上平坦的柵電極39，所以可以改進包括柵電極39在內的半導體器件的散布特性。
[0171]參考圖7N，可以在柵電極39的上表面上形成氧化硅層42。可以通過對多晶硅柵電極39的露出部分進行氧化來形成氧化硅層42。當柵介質36使用氧化工藝由氧化硅制成且氧化硅層42使用氧化工藝形成時，氧化硅層42和柵介質36之間的邊界可能沒有清晰地限定。
[0172]參考圖70，可以通過使用各向同性刻蝕工藝部分地刻蝕柵介質36和氧化硅層42來形成絕緣緩沖層42a。因此，絕緣緩沖層42a可以包括位于比柵電極39高的位置處的柵介質36的厚度減小部分以及氧化硅層42的厚度減小部分。
[0173]參考圖7P，可以使用源極離子注入工藝44在有源區15中形成源極雜質區45。源極雜質區45可以具有與體雜質區33不同的導電類型。例如，當體雜質區33具有P型導電性時，源極雜質區45可以通過將諸如P或As之類的長式周期表第15族元素注入到有源區15的上部中而形成為具有N型導電性。
[0174]可以利用比體溝道離子注入工藝30低的離子注入能量來執行源極離子注入工藝44。因此，源極雜質區45可以形成為具有比體雜質區33淺的結結構。源極雜質區45可以形成于體雜質區33中。
[0175]可以使用傾斜離子注入工藝來執行源極離子注入工藝44。因此，源極離子注入工藝44可以包括相對于半導體襯底3的表面和有源區15的上表面傾斜地注入諸如P或As之類的長式周期表第15族元素。
[0176]參考圖7Q，第一絕緣封蓋層51a可以共形地形成于形成有源極雜質區45的半導體襯底上。第一絕緣封蓋層51a可以由氧化硅制成。第二絕緣封蓋層51b可以共形地形成于第一絕緣封蓋層51a上。第三絕緣封蓋層51c可以形成于第二絕緣封蓋層51b上。第三絕緣封蓋層51c可以形成為比第一和第二絕緣封蓋層51a和51b厚。第二絕緣封蓋層51b可以由相對于第三絕緣封蓋層51c具有刻蝕選擇性的材料制成。例如，第三絕緣封蓋層51c可以由氧化硅制成，而第二絕緣封蓋層51b可以由氮化硅層制成。第一至第三絕緣封蓋層51a、51b和51c可以形成柵極封蓋層54。
[0177]參考圖7R，可以對第三絕緣封蓋層51c進行平坦化，直到露出位于有源區15的上表面上的第二絕緣封蓋層51b為止。例如，可以使用位于有源區15的上表面上的第二絕緣封蓋層51b作為平坦化停止層執行CMP工藝，來對第三絕緣封蓋層51c進行平坦化。
[0178]參考圖7S，可以使用刻蝕工藝去除位于有源區15的上表面上的第二絕緣封蓋層51b、第一絕緣封蓋層51a和絕緣緩沖層42a。因此，可以露出有源區15的上表面。
[0179]柵極封蓋層54可以留在柵電極39上以形成柵極封蓋圖案54a。絕緣緩沖層42a可以留下來形成包圍柵極封蓋圖案54a的側面和底面的絕緣緩沖圖案42b。
[0180]可以通過使用第二絕緣封蓋層51b作為CMP停止層，對柵極封蓋層54依次執行CMP工藝和刻蝕工藝，來形成柵極封蓋圖案54a。因此，柵極封蓋圖案54a的上表面變為實質上平坦，而并未損壞有源區15的上表面。
[0181]參考圖7T，可以通過刻蝕有源區15的上表面來形成凹槽區57。凹槽區57可以形成為具有錐形側壁57sl和57s2。凹槽區57可以形成為具有錐形側壁57sl和57s2以及實質上平坦的底面57b。
[0182]凹槽區57可以依次穿過有源區15中的源極雜質區45和體雜質區33。源極雜質區45可以包括通過凹槽區57彼此間隔開的第一源極區45a和第二源極區45b。體雜質區33可以包括通過凹槽區57彼此間隔開的第一體溝道區33a和第二體溝道區33b。
[0183]第一和第二體溝道區33a和33b的底面可以形成于比凹槽區57低的位置處。
[0184]參考圖7U，可以通過執行附加離子注入工藝63來形成第一和第二體接觸區66a和66b以及肖特基半導體區69。
[0185]肖特基半導體區69可以形成于位于第一和第二體溝道區33a和33b之間且在凹槽區57的底面57b下方的有源區15中。
[0186]第一體接觸區66a可以形成于由凹槽區57露出的第一體溝道區33a中，第二體接觸區66b可以形成于由凹槽區57露出的第二體溝道區33b中。肖特基半導體區69可以位于第一和第二體接觸區66a和66b之間。
[0187]可以按照沿與半導體襯底3垂直的方向注入雜質離子的方式，來執行附加離子注入工藝63。
[0188]當第一和第二體溝道區33a和33b具有P型導電性且有源區15具有N型導電性時，附加離子注入工藝63可以是將諸如硼之類的長式周期表第13族元素注入到第一和第二體溝道區33a和33b以及有源區15中的工藝。肖特基半導體區69可以具有N型導電性，而第一和第二體接觸區66a和66b可以具有P型導電性。
[0189]通過附加離子注入工藝63注入的每單位體積長式周期表第13族元素的量可以小于有源區15中每單位體積長式周期表第15族元素的量。因此，設置在第一和第二體溝道區33a和33b之間的那部分有源區15可以通過附加離子注入工藝63形成肖特基半導體區66，并且肖特基半導體區66可以具有比有源區15低的多數載流子或施主濃度。因此，肖特基半導體區66可以包括長式周期表的第13族和第15族元素，并且第15族元素的含量可以大于第13族元素的含量。
[0190]在一些實施例中，通過附加離子注入工藝63注入到有源區15中的每單位體積長式周期表第13族元素的量可以小于通過體溝道離子注入工藝30注入到有源區15中的每單位體積長式周期表第13族元素的量。
[0191]參考圖7V，前側導電圖案72形成為填充凹槽區57，并且與柵電極39交迭。前側導電圖案72可以與第一和第二源極區45a和45b形成歐姆接觸。前側導電圖案72可以與第一和第二體接觸區66a和66b形成歐姆接觸。前側導電圖案72可以與肖特基半導體區69形成肖特基二極管。
[0192]再次參考圖1A和1B，可以研磨半導體襯底3的背側3bs以減小半導體襯底3的厚度。接下來，背側導電層80可以形成于厚度減小的半導體襯底3的背側上。因此，可以形成如圖1A和IB所示的半導體器件la。
[0193]肖特基半導體區69嵌入到第一和第二晶體管TRla和TR2a之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRla和TR2a的組合(根據本發明一些實施例的單一分離柵極功率MOSFET)提供分離柵極。本發明的發明人認識到，因為肖特基二極管具有比體二極管低的VSD值，所以可以減小停滯時間和功耗。
[0194]根據本發明構思的一些實施例，功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0195]接下來，將參考圖8A至SE描述制造參考圖2描述的半導體器件Ib的方法的示例性實施例。
[0196]參考圖8A，如參考圖7A和7B所述，限定有源區15的溝槽區12可以形成于半導體襯底3上的半導體層6中。
[0197]如參考圖7C至7H所述，可以形成部分地填充溝槽區12的屏蔽導電圖案21和預備絕緣結構26。如參考圖71所述，可以在體溝道離子注入工藝30中，在有源區15的上部形成體雜質區33。如參考圖7J所述，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。另外，如參考圖7K所述，柵介質36可以形成于有源區15的露出表面上。接下來，可以使用與在圖7K至7M中描述的柵電極39實質上相同的方法來形成多晶硅圖案39a。
[0198]在形成多晶硅圖案39a之后，可以執行部分刻蝕工藝以減小柵介質36的露出部分的厚度。因此，可以減小位于比多晶硅圖案39a高的位置處的柵介質36的厚度。厚度減小的柵介質36可以限定為絕緣緩沖層42a’。
[0199]參考圖8B，可以通過執行如在圖7P中所述的源極離子注入工藝44a來形成如圖7P所述的源極雜質區45。
[0200]參考圖8C,金屬-半導體化合物層39b可以形成于多晶娃圖案39a的露出表面上。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi和WSi制成。
[0201]參考圖8D，參考圖7Q至圖7S所述的絕緣封蓋圖案54a可以形成于具有金屬-半導體化合物層39b的襯底上。接下來，可以形成參考圖7T所述的凹槽區57、第一和第二源極區45a和45b以及第一和第二體溝道區33a和33b。
[0202]參考圖SE，可以通過執行參考圖7U所述的附加離子注入工藝63，形成圖7U中描述的肖特基半導體區69以及第一和第二體接觸區66a和66b。接下來，如參考圖7V所述，可以形成填充凹槽區57并且覆蓋絕緣封蓋圖案54a的前側導電圖案72。
[0203]再次參考圖2，可以對半導體襯底3的背側3bs進行研磨以減小半導體襯底3的厚度。接下來，背側導電層80可以形成于厚度減小的半導體襯底3的背側上。因此，可以形成如圖2中所述的半導體器件lb。
[0204]接下來，將參考圖9A至9D描述制造參考圖3A和3B描述的半導體器件10a的方法的示例性實施例。
[0205]參考圖9A，半導體層6可以形成于半導體襯底3上，如參考圖7A所述。限定有源區115的溝槽區112可以形成于半導體層6中。有源區115可以形成為如同圖7B中所述的有源區15那樣具有錐形側表面。
[0206]如參考圖7C至7H所述，可以形成部分地填充溝槽區112的屏蔽導電圖案21和預備絕緣結構26。
[0207]如參考圖71所述，可以在體溝道離子注入工藝30中，在有源區115的上部形成體雜質區33。如參考圖7J所述，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。另外，如參考圖7K所述，柵介質36可以形成于有源區15的露出表面上。接下來，可以形成在圖7K至7Μ中描述的柵電極39。接下來，可以如圖70所述形成絕緣緩沖層42a，并且可以如參考圖7P所述形成源極雜質區45。
[0208]絕緣封蓋層154可以形成于具有源極雜質區45的襯底上。絕緣封蓋層154可以由諸如氧化硅之類的絕緣材料制成。
[0209]參考圖9B，可以通過對絕緣封蓋層154構圖來形成絕緣封蓋圖案154a。接下來，可以通過刻蝕絕緣封蓋圖案154a下方的絕緣緩沖層42a來形成絕緣緩沖圖案42b。絕緣封蓋圖案154a可以與有源區115的部分上表面交迭。
[0210]可以通過使用絕緣封蓋圖案154a作為刻蝕掩模部分地刻蝕有源區115來形成凹槽區157。凹槽區157可以包括錐形側壁157sl和157s2以及底面157b。通過凹槽區157彼此間隔開的第一和第二有源突出部可以形成于有源區115的上部。
[0211]凹槽區157可以穿過源極雜質區45和體雜質區33。源極雜質區45可以形成通過凹槽區157間隔開的第一源極區145a和第二源極區145b，體雜質區33可以形成通過凹槽區157彼此間隔開的第一體溝道區133a和第二體溝道區133b。
[0212]參考圖9C，可以通過執行如同在圖7U中描述的附加離子注入工藝63那樣的附加離子注入工藝163，來形成與在圖7U中描述的第一和第二體接觸區66a和66b以及肖特基半導體區69實質上相同的第一和第二體接觸區166a和166b以及肖特基半導體區169。
[0213]肖特基半導體區169可以形成于位于第一和第二體溝道區133a和133b之間的有源區115中，第一體接觸區166a可以形成于凹槽區157所露出的第一體溝道區133a的表面中，且第二體接觸區166b可以形成于凹槽區157所露出的第二體溝道區133b的表面中。肖特基半導體區169可以位于第一和第二體接觸區166a和166b之間。
[0214]肖特基半導體區169嵌入到第一和第二晶體管TRlb和TR2b之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRlb和TR2b的組合(根據本發明一些實施例的單一分離柵極功率MOSFET)提供分離柵極。本發明的發明人認識到，因為肖特基二極管具有比體二極管低的VSD值，所以可以減小停滯時間和功耗。
[0215]根據本發明構思的一些實施例，功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0216]參考圖9D，可以形成填充凹槽區157并且覆蓋絕緣封蓋圖案154a的前側導電圖案172。
[0217]再次參考圖3A和圖3B，可以對半導體襯底3的背側3bs進行研磨以減小半導體襯底3的厚度。接下來，背側導電層180可以形成于厚度減小的半導體襯底3的背側3bs上。因此，可以形成如圖3A和3B中所述的半導體器件100a。
[0218]接下來，將參考圖1OA至1C描述制造參考圖4描述的半導體器件10b的方法的示例性實施例。
[0219]參考圖10A，半導體層6可以形成于半導體襯底3上，如參考圖7A和7B所述。限定了具有錐形側表面的有源區115的溝槽區112可以形成于半導體層6中。如參考圖7C至7H所述，可以形成部分地填充溝槽區112的屏蔽導電圖案21和預備絕緣結構26。如參考圖71所述，可以通過執行體溝道離子注入工藝30，在有源區115的上部形成體雜質區33。如參考圖7J所述，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。如參考圖7K所述，柵介質36可以形成于有源區15的露出表面上。接下來，可以使用與圖7K至7M中描述的柵電極39實質上相同的方法形成多晶硅圖案39a。
[0220]接下來，如參考圖8A所述，在形成多晶硅圖案39a之后，可以執行刻蝕工藝以減小柵介質36的露出部分的厚度。因此，可以減小位于比多晶硅圖案39a高的位置處的柵介質36的厚度。厚度減小的柵介質36可以限定為絕緣緩沖層42a’。
[0221]接下來，可以通過執行如圖SB中所述的源極離子注入工藝44a在有源區115中形成源極雜質區45。
[0222]接下來，如圖SC所示，金屬-半導體化合物層39b可以形成于多晶硅圖案39a的露出表面上。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi和WSi制成。
[0223]參考圖10B，可以形成如圖9A所述的絕緣封蓋圖案154。接下來，可以對絕緣封蓋層154構圖以形成絕緣封蓋圖案154a。接下來，可以刻蝕絕緣封蓋圖案154a下方的絕緣緩沖層42a以形成絕緣緩沖圖案42b，并且可以部分地刻蝕有源區115以形成凹槽區157。凹槽區157可以具有錐形側壁157sl和157s2以及底面157b。通過凹槽區157彼此間隔開的第一和第二有源突出部可以形成于有源區115的上部。
[0224]凹槽區157可以穿過源極雜質區45和體雜質區33。通過凹槽區157間隔開的第一源極區145a和第二源極區145b可以由源極雜質區45形成，并且通過凹槽區157彼此間隔開的第一體溝道區133a和第二體溝道區133b可以由體雜質區33形成。
[0225]參考圖10C，可以通過執行圖9C中描述的附加離子注入工藝163來形成第一和第二體接觸區166a和166b以及肖特基半導體區169。接下來，可以形成如圖9D中所述的前側導電圖案172。
[0226]再次參考圖4，可以對半導體襯底3的背側3bs進行研磨以減小半導體襯底3的厚度。接下來，背側導電層180可以形成于厚度減小的半導體襯底3的背側3bs上。
[0227]接下來，將參考圖1lA至IlC描述制造參考圖5A和5B描述的半導體器件200a的方法的示例性實施例。
[0228]參考圖11A，半導體層6可以形成于半導體襯底3上，如參考圖7A和7B所述。限定了具有錐形側表面的有源區215的溝槽區212可以形成于半導體層6中。如參考圖7C至7H所述，可以形成部分地填充溝槽區212的屏蔽導電圖案21和預備絕緣結構26。如參考圖71所述，可以通過執行體溝道離子注入工藝30，在有源區215的上部形成體雜質區33。如參考圖U所述，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。如參考圖7K所述，柵介質36可以形成于有源區215的露出表面上。接下來，可以執行圖7K至7M中描述的形成柵電極39的工藝。接下來，可以形成如圖70所述的絕緣緩沖層42a。
[0229]可以對具有絕緣緩沖層42a的襯底執行源極離子注入工藝，以在有源區215中形成源極雜質區245。源極離子注入工藝可以是傾斜離子注入工藝。源極雜質區245可以包括相距有源區215的上表面具有第一結深的部分以及相距有源區215的上表面具有比第一結深大的第二結深的部分。
[0230]參考圖11B，絕緣封蓋層可以形成于具有源極雜質區245的襯底上。絕緣封蓋層可以由諸如氧化硅之類的絕緣材料制成。
[0231]可以通過對絕緣封蓋層構圖來形成絕緣封蓋圖案254a。絕緣封蓋圖案254a可以與柵電極39和有源區215的部分上表面交迭。
[0232]接下來，可以通過刻蝕絕緣封蓋圖案254a下方的絕緣緩沖層42a來形成絕緣緩沖圖案42b，并且通過部分地刻蝕有源區215來形成凹槽區257。凹槽區257可以具有錐形側壁257sl和257s2以及底面257b。通過凹槽區257彼此間隔開的第一和第二有源突出部可以形成于有源區215的上部。
[0233]凹槽區257可以穿過源極雜質區245和體雜質區33。凹槽區257可以穿過源極雜質區245中與有源區215的上表面相距第一結深的部分以及體雜質區33。
[0234]通過凹槽區257彼此間隔開的第一源極區245a和第二源極區245b可以由源極雜質區245形成，通過凹槽區257彼此間隔開的第一體溝道區233a和第二體溝道區233b可以由體雜質區33形成。
[0235]第一和第二源極區245a和245b可以包括相距有源區215的上表面具有第一結深的部分以及相距有源區215的上表面具有比第一結深大的第二結深的部分。
[0236]參考圖11C，可以通過執行如圖7U中所述的附加離子注入工藝63，來形成與第一和第二體接觸區66a和66b以及肖特基半導體區69實質上相同的第一和第二體接觸區266a和266b以及肖特基半導體區269。
[0237]肖特基半導體區269可以形成于位于第一和第二體溝道區233a和233b之間的有源區215中，第一體接觸區266a可以形成于凹槽區257所露出的第一體溝道區233a的表面中，且第二體接觸區266b可以形成于凹槽區257所露出的第二體溝道區233b的表面中。肖特基半導體區269可以位于第一和第二體接觸區266a和266b之間。
[0238]可以形成填充凹槽區257并且覆蓋絕緣封蓋圖案254a的前側導電圖案272。
[0239]再次參考圖5A和圖5B，可以對半導體襯底3的背側進行研磨以減小半導體襯底3的厚度。接下來，背側導電層280可以形成于厚度減小的半導體襯底3的背側3bs上。
[0240]接下來，將參考圖12描述制造參考圖6描述的半導體器件200b的方法的示例性實施例。
[0241]參考圖12，半導體層6可以形成于半導體襯底3上，如參考圖7A和7B所述。限定了具有錐形側表面的有源區215的溝槽區212可以形成于半導體層6中。如參考圖7C至7H所述，可以形成部分地填充溝槽區212的屏蔽導電圖案21和預備絕緣結構26。如參考圖71所述，可以通過執行體溝道離子注入工藝30，在有源區215的上部形成體雜質區33。如參考圖U所述，可以通過部分地刻蝕預備絕緣結構26來形成絕緣結構26a。如參考圖7K所述，柵介質36可以形成于有源區215的露出表面上。
[0242]接下來，可以使用如圖7K至7M中所述的用于形成柵電極39的方法實質上相同的方法，形成多晶娃圖案39a。
[0243]如參考圖8A所述，在形成多晶硅圖案39a之后，可以執行刻蝕工藝以減小柵介質36的露出部分的厚度。因此，可以減小位于比多晶硅圖案39a高的位置處的柵介質36的厚度。厚度減小的柵介質36可以限定為絕緣緩沖層。
[0244]接下來，可以通過執行如圖1lA中所述的源極離子注入工藝，在有源區215中形成源極雜質區245。
[0245]接下來，如圖8C所述，金屬-半導體化合物層39b可以形成于多晶硅圖案39a的露出表面上。金屬-半導體化合物層39b可以由硅化物如CoS1、NiSi和WSi制成。
[0246]接下來，可以依次形成如在圖1lB中所述的絕緣封蓋圖案254a和凹槽區257。接下來，可以形成如圖1lC中所述的第一和第二體接觸區266a和226b以及肖特基半導體區269。接下來，可以形成填充凹槽區257的前側導電圖案272。
[0247]肖特基半導體區269嵌入到第一和第二晶體管TRlc和TR2c之間。另外，第一和第二柵電極39可以一起配置來為第一和第二晶體管TRlc和TR2c的組合(根據本發明一些實施例的單一分離柵極功率MOSFET)提供分離柵極。本發明的發明人認識到，因為肖特基二極管具有比體二極管更低的VSD值，所以可以減小停滯時間和功耗。
[0248]根據本發明構思的一些實施例，功率MOSFET器件可以包括分離柵極結構和嵌入式肖特基二極管。
[0249]再次參考圖6，可以對半導體襯底3的背側3bs進行研磨以減小半導體襯底3的厚度。接下來，背側導電層280可以形成于厚度減小的半導體襯底3的背側3bs上。
[0250]圖13是包括根據本發明構思實施例的半導體器件la、lb、100a、100b、200a和200b之一的示意電路圖。圖13的電路圖可以是功率轉換設備或功率開關電路的一部分。例如，圖13的電路圖可以是DC/DC轉換器的一部分。
[0251]參考圖13，該電路可以包括第一半導體襯底310、第二半導體襯底320和控制器340。第一半導體襯底310可以是根據本發明構思實施例的半導體器件la、lb、100a、100b、200a和200b之一。第一半導體襯底310可以包括晶體管TR、PN 二極管PND和肖特基二極管SD。晶體管TR可以是NMOS晶體管。
[0252]例如，當第一半導體襯底310是參考圖1A和IB描述的半導體器件Ia時，晶體管TR可以是如參考圖1A和IB所述的作為一個晶體管操作的第一和第二晶體管TRla和TR2a，PN 二極管PND可以是如參考圖1B所述的作為一個PN 二極管操作的、包括P型導電性第一和第二體溝道區33a和33b以及N型導電性漂移區15d的PN 二極管，肖特基二極管SD可以是參考圖1B所述的肖特基二極管SDa。
[0253]此外，當第一半導體襯底310是參考圖3A和3B所述的半導體器件10a時，晶體管TR可以是如參考圖3A和3B所述的作為一個晶體管操作的第一和第二晶體管TRlb和TR2b，PN 二極管PDN可以是如參考圖3B所述的作為一個PN 二極管操作的、包括P型導電性第一和第二體溝道區133a和133b以及N型導電性漂移區115d的PN 二極管，肖特基二極管SD可以是參考圖3B所述的肖特基二極管SDb。
[0254]此外，當第一半導體襯底310是參考圖5A和5B所述的半導體器件200a時，晶體管TR可以是如參考圖5A和5B所述的作為一個晶體管操作的第一和第二晶體管TRlc和TR2c, PN 二極管PND可以是如參考圖5B所述的作為一個PN 二極管操作的、包括P型導電性第一和第二體溝道區233a和233b以及N型導電性漂移區215d的PN 二極管，肖特基二極管SD可以是參考圖5B所述的肖特基二極管SDc。第二半導體襯底320可以包括晶體管TR和PN 二極管PND。晶體管TR可以是NMOS晶體管。
[0255]第一半導體襯底310可以電連接到地端子GND，第二半導體襯底320可以電連接到VDD端子。控制器340可以電連接到第一和第二半導體器件310和320。
[0256]第二半導體襯底320的晶體管的漏極區可以電連接到VDD端子，且第二半導體襯底320的晶體管的源極區可以電連接到VOUT端子。
[0257]第一半導體襯底310的晶體管TR的漏極區可以電連接到第二半導體襯底320的晶體管的源極區，且第一半導體襯底310的晶體管TR的源極區可以電連接到地端子GND。
[0258]第一半導體襯底310的晶體管TR的柵電極以及第二半導體襯底320的晶體管的柵電極可以電連接到控制器340。
[0259]控制器340可以導通第一半導體襯底310的晶體管或第二半導體襯底320的晶體管之一，并且截止另一個。在這種情況下，控制器340可以在導通第一半導體襯底310的晶體管TR和第二半導體襯底320的晶體管之一之前截止這兩個晶體管，以避免貫通電流。同樣，兩個晶體管都截止的狀態定義為停滯時間。
[0260]第一半導體襯底310可以包括與PN 二極管PND并聯連接的肖特基二極管SD。因為肖特基二極管SD具有比PN 二極管PND低的正向電壓，所以肖特基二極管SD可以在停滯時間期間操作，而PN 二極管PND不動作。因此，具有相對較低正向電壓的肖特基二極管SD可以替代具有相對較高正向電壓的PN 二極管PND，從而可以改進功耗性質。
[0261]肖特基二極管SD可以是參考圖1A和IB所述的肖特基二極管SDa、參考圖3A和3B所述的肖特基二極管SDb以及參考圖5A和5B所述的肖特基二極管SDc。半導體襯底310可以抑制肖特基二極管SD中產生的泄漏電流。例如，當半導體襯底310是參考圖1A和IB所述的半導體器件Ia時，肖特基二極管SDa的肖特基半導體區69可以設置在第一和第二體溝道區33a和33b之間，并且設置在比第一和第二體溝道區33a和33b的底部高的位置處。此外，位于第一和第二體溝道區33a和33b之間以及肖特基半導體區69下方的漂移區15d可以完全耗盡，并且完全耗盡區可以抑制肖特基二極管SDa的泄漏電流。
[0262]圖14是示出了包括圖13中電路的電子系統400的示意圖。
[0263]參考圖14,電子系統400可以包括第一和第二半導體襯底310和320以及控制器340。此外，電子系統400可以包括電子部件360。
[0264]第一半導體襯底310可以形成于單獨芯片或單獨封裝中。因此，晶體管TR、PN 二極管PND和肖特基二極管SD可以形成于單獨芯片或單獨封裝中。此外，第二半導體襯底320可以形成于與第一半導體襯底310分開的單獨芯片或單獨封裝中。另外，控制器340可以形成于分離的單獨芯片或單獨封裝中。電子部件360可以是存儲器或非存儲器半導體。
[0265]第一半導體襯底310、第二半導體襯底320、控制器340和電子部件360可以設置在板300上，并且彼此電連接。
[0266]將參考圖15描述包括第一和第二半導體器件310、320及控制器340的電子系統500。
[0267]參考圖15，電子系統500可以包括如圖14中所述的第一半導體襯底310、第二半導體襯底320、控制器340和電子部件360。第一半導體襯底310、第二半導體襯底320、控制器340和電子部件360可以設置在板300上，并且彼此電連接。電子系統500可以包括顯示設備510。顯示設備510可以是計算機系統的顯示器或者便攜式電子設備的顯示器。例如，顯示設備510可以是與臺式計算機相連的監視器或者膝上型計算機的監視器。另外，顯示設備510可以是平板PC、智能電話、便攜式通信系統或能夠因特網沖浪的便攜式電子系統的顯示設備。
[0268]根據本發明構思的實施例，可以提供包括晶體管、PN 二極管和肖特基二極管的半導體器件。該半導體器件可以形成于單一芯片中。因為配置為肖特基二極管的肖特基半導體區設置在用于形成晶體管的有源區中，所以可以將包括該半導體器件的電子系統中肖特基二極管占用的面積最小化。
[0269]此外，根據本發明構思的實施例，位于肖特基半導體區下方的有源區可以完全耗盡。因此，在肖特基半導體區下方形成的完全耗盡區可以抑制由肖特基二極管產生的泄漏電流。
[0270]另外，根據本發明構思的實施例，該半導體器件可以用作功率應用電路或電源組的一部分。例如，該半導體器件可以用作DC/DC轉換器的一部分。同樣，因為內部具有肖特基二極管的半導體器件具有比PN 二極管低的VSD值，從而減小了 DC/DC轉換器的停滯時間和功耗。
[0271]另外，根據本發明構思的實施例，半導體器件的晶體管可以包括底面在凹槽區附近比在溝槽區附近處于較高位置的源極區。由于源極區，位于源極區下方的體接觸區的面積可以增加，因此體接觸區與跟體接觸區形成歐姆接觸的導電圖案之間的體接觸電阻可以降低。
[0272]前述內容是實施例的說明，而不應解釋為限制實施例。盡管已經描述了一些實施例，但是本領域普通技術人員應該理解，在本質上不脫離新穎教導和優勢的情況下，許多改型是可能的。因此，所有這些改型都應包括在由權利要求限定的本發明構思的范圍內。在權利要求中，裝置+功能表述意在覆蓋在此描述的執行所述功能的結構以及結構等同物和等同結構。
【權利要求】
1.一種半導體器件，包括: 半導體襯底； 外延半導體層，設置在半導體襯底上； 溝槽，設置在外延半導體層中，在溝槽之間限定有源區； 凹槽區，設置在有源區的上表面中，并且分離有源區的第一和第二有源突出部； 柵極結構，設置在每一個溝槽中； 凹槽區中的前側導電圖案； 第一導電類型漂移區、第一和第二體溝道區以及第一和第二源極區，配置為與柵極結構形成晶體管，其中第一導電類型漂移區設置在外延半導體層的有源區中，其中第一和第二體溝道區具有與第一導電類型不同的第二導電類型并且彼此間隔開，以及其中第一和第二源極區具有第一導電類型并且在凹槽區的相對側上彼此間隔開；以及 肖特基半導體區，具有第一導電類型，且設置在第一和第二體溝道區之間以及凹槽區的底面下方的有源區中，并且與前側導電圖案構成肖特基二極管。
2.根據權利要求1所述的半導體器件，其中肖特基半導體區包括長式周期表的第13族和第15族元素，并且在肖特基半導體區中每單位體積的第15族元素的量大于每單位體積的第13族元素的量，以及 其中與肖特基半導體區相鄰的漂移區包括與肖特基半導體區中相同的每單位體積的第15族元素的量，并且漂移區包括比肖特基半導體區中高的多數載流子濃度。
3.根據權利要求1所述的半導體器件，其中第一源極區設置在第一有源突出部中，且第二有源區設置在第二有源突出部中，以及 其中第一和第二源極區的底部在靠近凹槽區處比在靠近溝槽區處處于較高的位置。
4.根據權利要求1所述的半導體器件，其中第一和第二體溝道區設置在漂移區上， 第一源極區設置在第一體溝道區上， 第二源極區設置在第二體溝道區上， 第一和第二體溝道區包括P型導電類型，以及 漂移區、肖特基半導體區以及第一和第二源極區包括N型導電類型。
5.根據權利要求4所述的半導體器件，其中肖特基半導體區包括長式周期表的第13族和第15族元素，并且在肖特基半導體區中每單位體積的第15族元素的量大于每單位體積的第13族元素的量， 其中第一和第二體溝道區包括長式周期表的第13族和第15族元素，并且在第一和第二體溝道區中，每單位體積的第15族元素的量小于每單位體積的第13族元素的量，以及其中與第一和第二體溝道區以及肖特基半導體區相鄰的漂移區、第一和第二體溝道區以及肖特基半導體區各自均包括每單位體積相等量的第15族元素。
6.根據權利要求1所述的半導體器件，還包括: 設置在導電圖案和第一體溝道區之間的有源區中的第一體接觸區；以及設置在導電圖案和第二體溝道區之間的有源區中并且與第一體接觸區在凹槽區的相對側上從而與第一體接觸區間隔開的第二體接觸區， 其中第一和第二體接觸區具有比與第一和第二體接觸區相鄰的第一和第二體溝道區中高的多數載流子濃度。
7.根據權利要求6所述的半導體器件，其中前側導電圖案提供與第一和第二體接觸區以及與第一和第二源極區的歐姆接觸。
8.根據權利要求1所述的半導體器件，其中柵極結構包括上部寬度大于下部寬度的柵電極，并且包括插入到柵電極和有源區之間的溝槽側壁上的柵介質層。
9.根據權利要求8所述的半導體器件，還包括設置在柵極結構上的絕緣封蓋圖案。
10.根據權利要求9所述的半導體器件，其中絕緣封蓋圖案包括第一、第二和第三堆疊絕緣封蓋圖案，以及 第二絕緣封蓋圖案位于第一和第三絕緣封蓋圖案之間，并且包括與第一和第三絕緣封蓋圖案不同的材料。
11.根據權利要求9所述的半導體器件，其中絕緣封蓋圖案與柵電極以及第一和第二有源突出部的上表面交迭。
12.根據權利要求9所述的半導體器件，還包括設置在絕緣封蓋圖案和柵電極之間以及絕緣封蓋圖案有源區之間且比柵介質層薄的絕緣緩沖圖案。
13.—種制造半導體器件的方法，包括: 在半導體襯底上形成第一導電類型半導體層； 在半導體層中形成溝槽以在溝槽之間限定有源區； 在每一個溝槽中形成屏蔽導電圖案以及包圍屏蔽導電圖案的預備絕緣結構，其中預備絕緣結構位于比有源區的上表面低的位置處且部分地填充溝槽； 通過對有源區的上部執行體溝道離子注入工藝，形成具有與第一導電類型不同的第二導電類型的體雜質區； 通過在形成體雜質區之后部分地刻蝕預備絕緣結構，形成絕緣結構； 在絕緣結構上形成柵極結構； 在形成柵極結構之后，在有源區的上部形成第一導電類型的源極雜質區，并形成依次穿過源極雜質區和體雜質區的凹槽區，其中凹槽區具有錐形側壁，源極雜質區包括在凹槽區的相對側上彼此間隔開的第一和第二源極區，并且體雜質區包括在凹槽區的相對側上彼此間隔開的第一和第二體溝道區；以及 形成填充凹槽區的前側導電圖案。
14.根據權利要求13所述的方法，在形成前側導電圖案之前還包括:通過執行附加離子注入工藝，在凹槽區的底面下方的有源區中形成肖特基半導體區， 其中肖特基半導體區形成于第一和第二體溝道區之間，并且肖特基半導體區在比第一和第二體溝道區的底面高的位置處。
15.根據權利要求14所述的方法，其中半導體層包括長式周期表的第15族元素且具有N型導電類型，以及 附加離子注入工藝包括將長式周期表的第13族元素注入到凹槽區的底面下方的有源區中。
16.根據權利要求14所述的方法，其中附加離子注入工藝包括沿與半導體襯底垂直的方向注入雜質離子。
17.根據權利要求13所述的方法，其中體溝道離子注入工藝包括沿相對于半導體襯底的表面成角度的方向注入雜質離子，其中通過所述表面執行注入。
18.根據權利要求13所述的方法，還包括在形成源極雜質區之后且在形成凹槽區之前在柵極結構上形成絕緣封蓋圖案， 其中絕緣封蓋圖案包括在形成凹槽區的刻蝕工藝中使用的刻蝕掩模。
19.根據權利要求13所述的方法，其中通過執行源極離子注入工藝來形成源極雜質區，在源極離子注入工藝中，沿相對于半導體襯底的表面成角度的方向注入長式周期表的第15族元素，其中通過所述表面執行離子注入工藝。
20.—種半導體器件,包括: 按照分離柵極結構設置在半導體襯底中的第一和第二垂直溝道功率MOSFET晶體管； 有源區中第一和第二垂直溝道功率MOSFET晶體管之間的凹槽； 有源區上凹槽中的導電圖案，所述導電圖案包括用于第一和第二垂直溝道功率MOSFET晶體管的源極接觸；以及 在垂直溝道功率MOSFET晶體管之間嵌入到導電圖案下方的有源區中的垂直肖特基半導體區。
21.根據權利要求20所述的半導體器件，其中按照分離柵極結構設置的第一和第二垂直溝道功率MOSFET晶體管作為單一晶體管操作。
22.根據權利要求20所述的半導體器件，還包括: 在襯底下方與源極接觸相對的用于第一和第二垂直溝道功率MOSFET晶體管的漏極接觸。
23.根據權利要求20所述的半導體器件，其中垂直肖特基半導體區和導電圖案構成嵌入式垂直肖特基二極管。
24.根據權利要求20所述的半導體器件，其中垂直肖特基半導體區包括長式周期表的第13族和第15族元素，在垂直肖特基半導體區中，每單位體積的第15族元素的量大于每單位體積的第13族元素的量。
25.根據權利要求23所述的半導體器件，還包括: 分別用于第一和第二垂直溝道功率MOSFET晶體管的第一和第二源極區，第一和第二源極區在凹槽的相對側上，其中源極區包括在所述結上方的最低注入區。
【文檔編號】H01L29/10GK104518029SQ201410446750
【公開日】2015年4月15日 申請日期:2014年9月3日 優先權日:2013年9月27日
【發明者】李憲福, 呂寅虎, 吳世春, 李碩均, 李政浩 申請人:三星電子株式會社