半導體結構的形成方法

半導體結構的形成方法
【專利摘要】一種半導體結構的形成方法，包括：提供表面形成有若干柵極結構的襯底，且柵極結構側壁表面形成有側墻，相鄰側墻之間的襯底表面具有雜質；將襯底置于滅射刻蝕腔室中，對相鄰側墻之間的襯底表面進行第一步滅射刻蝕處理，第一步滅射刻蝕處理用于第一次去除雜質，第一步滅射刻蝕處理提供第一射頻功率以及第一直流偏壓；對襯底表面進行第二步滅射刻蝕處理，第二步滅射刻蝕處理用于第二次去除雜質，第二步滅射刻蝕處理提供第二射頻功率以及第二直流偏壓，且第二射頻功率小于第一射頻功率，第二直流偏壓大于第一直流偏壓。本發明使滅射刻蝕工藝過程中的等離子體束的前進方向垂直于襯底表面，刻蝕去除雜質的效果更佳，且減少等離子束對側墻表面的轟擊。
【專利說明】半導體結構的形成方法

【技術領域】
[0001] 本發明涉及半導體制作領域技術，特別涉及一種半導體結構的形成方法。

【背景技術】
[0002] 隨著半導體器件集成度不斷增大，半導體器件相關的臨界尺寸不斷減小，相應的 出現了很多問題，如半導體器件漏源極和柵極結構的表面電阻和接觸電阻相應增加，導致 半導體器件的響應速度降低，信號出現延遲。因此，低電阻率的互連結構成為制造高集成度 半導體器件的一個關鍵要素。
[0003] 為了降低半導體器件漏源極和柵極結構的接觸電阻，引入了金屬硅化物的工藝方 法，所述金屬硅化物具有較低的電阻率，可以顯著減小漏源極和柵極結構的接觸電阻。金屬 硅化物和自對準金屬硅化物及形成工藝已被廣泛地用于降低半導體器件源漏極和柵極結 構的表面電阻和接觸電阻，從而降低電阻電容延遲時間。
[0004] 然而，現有技術形成的半導體結構的電學性能仍有待提高。


【發明內容】

[0005] 本發明解決的問題是如何提高刻蝕去除襯底表面雜質的能力，減少等離子體束對 側墻表面的刻蝕，從而提高半導體結構的可靠性及電學性能。
[0006] 為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述 襯底表面形成有若干個柵極結構，且柵極結構側壁表面形成有側墻，相鄰側墻之間的襯底 表面具有雜質；將所述襯底置于濺射刻蝕腔室中，對所述相鄰側墻之間的襯底表面進行第 一步濺射刻蝕處理，所述第一步濺射刻蝕處理提供第一射頻功率以及第一直流偏壓，所述 第一步濺射刻蝕處理用于第一次去除所述雜質；對所述相鄰側墻之間的襯底表面進行第二 步濺射刻蝕處理，所述第二步濺射刻蝕處理提供第二射頻功率以及第二直流偏壓，且所述 第二射頻功率小于第一射頻功率，第二直流偏壓大于第一直流偏壓，所述第二步濺射刻蝕 處理用于第二次去除所述雜質。
[0007] 可選的，所述第一步濺射刻蝕處理以及第二步濺射刻蝕處理過程中，向濺射刻蝕 腔室內提供工作氣體，所述工作氣體為Ar。
[0008] 可選的，所述第一射頻功率和第二射頻功率用于形成Ar等離子體束，且在第二射 頻功率下Ar等離子體束能量小于第一射頻功率下Ar等離子體束能量。
[0009] 可選的，所述第一直流偏壓和第二直流偏壓用于調整Ar等離子體束的前進方向。
[0010] 可選的，在第一步溉射刻蝕處理過程中，Ar流量為45sccm至55sccm，在第二步溉 射刻蝕處理過程中，Ar流量為45sccm至55sccm。
[0011] 可選的，所述第一直流偏壓為80V至100V，所述第二直流偏壓為110V至130V。
[0012] 可選的，所述第一射頻功率包括第一偏置功率以及第一線圈功率，所述第二射頻 功率包括第二偏置功率以及第二線圈功率，且第一偏置功率為50W至70W，第一線圈功率為 280W至320W，第二偏置功率為40W至60W，第二線圈功率為160W至200W。
[0013] 可選的，在進行第一步濺射刻蝕處理之前，還包括步驟：向所述濺射刻蝕腔室內通 入工作氣體。
[0014] 可選的，在進行第二步濺射刻蝕處理后，還包括步驟：使濺射刻蝕腔室處于直流偏 壓關閉狀態、涓流狀態以及抽氣狀態。
[0015] 可選的，還包括步驟：在柵極結構兩側的襯底表面形成金屬層；對所述金屬層進 行退火處理，將金屬層轉化為金屬硅化物層。
[0016] 與現有技術相比，本發明的技術方案具有以下優點：
[0017] 本發明實施例提供的半導體結構的形成方法中，將襯底置于濺射刻蝕腔室中，對 相鄰側墻之間的襯底表面進行第一步濺射刻蝕處理，所述第一步濺射刻蝕處理用于第一次 去除雜質，第一步濺射刻蝕處理提供第一射頻功率以及第一直流偏壓；對相鄰側墻之間的 襯底表面進行第二步濺射刻蝕處理，第二步濺射刻蝕處理用于第二次去除雜質，第二步濺 射刻蝕處理提供第二射頻功率以及第二直流偏壓，且第二射頻功率小于第一射頻功率，第 二直流偏壓大于第一直流偏壓。由于第二直流偏壓大于第一直流偏壓，因此在第二步濺射 刻蝕處理過程中，等離子體束更加垂直于襯底表面，使得到達襯底表面的等離子體含量更 大，從而提高刻蝕去除襯底表面雜質的能力；并且，由于在第二步濺射刻蝕處理過程中，等 離子體束更加垂直于襯底表面，降低了側墻表面受到等離子體轟擊的概率，從而防止側墻 表面的粒子受到刻蝕作用而掉落在襯底表面。
[0018] 同時，在第二步濺射刻蝕處理過程中，第二射頻功率小于第一射頻功率，減少第二 步濺射刻蝕處理過程中等離子體束的能量（等離子體含量減少、等等離子體能量減小），從 而防止由于第二直流偏壓較大而造成第二步濺射刻蝕處理對襯底表面的刻蝕速率過大，避 免第二步濺射刻蝕處理對襯底造成過刻蝕。
[0019] 進一步，在第一步濺射刻蝕處理過程中，若第一直流偏壓過大，那么Ar向襯底表 面移動的速率將很大，容易造成第一步濺射刻蝕處理對襯底表面的刻蝕速率過大，對襯底 表面造成刻蝕損傷，影響半導體結構的性能。為此本發明實施例中第一步濺射刻蝕處理提 供較小的第一直流偏壓，所述第二直流偏壓為80V至100V。
[0020] 更進一步，在進行第二步濺射刻蝕處理后，還包括步驟：依次使濺射刻蝕腔室處于 直流偏壓關閉狀態以及涓流狀態。所述直流偏壓關閉狀態仍向濺射刻蝕腔室內提供等離子 體，防止由于等離子體突然消失而造成襯底表面具有較多的雜質；所述涓流狀態提供電中 性的Ar，使襯底表面的帶正電性轉移到電中性的Ar，從而使襯底表面呈現電中性狀態，避 免襯底表面正電荷聚集對半導體結構帶來的損害。

【專利附圖】

【附圖說明】
[0021] 圖1為一實施例提供的半導體結構的剖面結構示意圖；
[0022] 圖2至圖9為本發明一實施例提供的半導體結構形成過程的剖面結構示意圖。

【具體實施方式】
[0023] 由【背景技術】可知，現有技術形成的半導體結構的電學性能仍有待提高。
[0024] 經研究發現，在半導體結構形成過程中，在形成源區、漏區以及柵極結構之后，為 了降低半導體結構的接觸電阻，通常在源區、漏區以及柵極結構表面形成金屬硅化物，為了 提高形成的金屬硅化物的質量，減小金屬硅化物材料的電阻率，要求源區、漏區以及柵極結 構表面具有較高的潔凈度。為此，在形成金屬硅化物之前，對源區、漏區以及柵極結構表面 進行清潔處理，去除源區、漏區以及柵極結構表面的雜質。
[0025] 具體的，請參考圖1，提供襯底100,在所述襯底100表面形成有若干柵極結構101， 柵極結構101側壁表面形成有側墻102,柵極結構101兩側的襯底100內形成有源區和漏 區；對所述相鄰柵極結構101之間的襯底100表面進行清潔處理103,去除襯底100表面的 雜質。
[0026] 為了避免清潔處理103對襯底100表面帶來不必要的雜質，采用物理濺射刻蝕 法進行所述清潔處理103,在物理濺射過程中，提供工作氣體，例如，Ar，提供射頻功率（RF Power)，所述射頻功率用于將Ar電離形成Ar等離子體束。所述射頻功率的大小與Ar等離 子體束的能量成正比例關系，Ar等離子體束的能量與刻蝕去除襯底100表面的雜質的能力 成正比例關系。
[0027] 因此為了使清潔處理103刻蝕去除襯底100表面的雜質能力較強，通常采用較大 的射頻功率對Ar進行電離處理，射頻功率包括偏置功率（Bias Power)以及線圈功率（Coil Power)，所述偏置功率為50W至70W，所述線圈功率為280W至320W。
[0028] 在物理濺射過程中，還需要提供直流偏置電壓（DC Bias)，Ar等離子體束呈正離子 狀態，提供直流偏置電壓后，在直流偏置電壓的環境下，Ar等離子體束向襯底100表面方向 行進，從而達到刻蝕去除襯底100表面雜質的目的。
[0029] 由于物理濺射過程中提供了較大的射頻功率，若再提供較大的直流偏置電壓，則 所述物理濺射刻蝕襯底100表面的刻蝕速率過大，容易對襯底100表面造成不必要的刻蝕； 因此在物理濺射過程中提供的直流偏置電壓不宜過大，所述直流偏置電壓為80V至100V。
[0030] 然而，由于所述直流偏置電壓較低，直流偏置電壓產生的電場強度較低，導致Ar 等離子體束難以以完全垂直于襯底1〇〇表面的方向行進，造成Ar等離子體束中的部分等離 子體未轟擊襯底1〇〇表面而轟擊側墻101表面。一方面造成到達襯底1〇〇表面的等離子體 量減少，清潔處理103刻蝕去除襯底100表面雜質的能力降低；另一方面由于等離子體轟擊 側墻101而造成側墻101的原子掉落在襯底100表面形成氧化物雜質或氮化物雜質。
[0031] 由上述分析可知，在清潔處理103后，襯底100表面仍具有較多的雜質；在所述具 有雜質的襯底100表面形成金屬硅化物時，形成的金屬硅化物的性能差，金屬硅化物的電 阻率較高，造成半導體結構的電學性能差。
[0032] 為此，本發明提供一種半導體結構的形成方法，提供襯底，所述襯底表面形成有若 干個柵極結構，且柵極結構側壁表面形成有側墻，相鄰側墻之間的襯底表面具有雜質；將所 述襯底置于濺射刻蝕腔室中，對所述相鄰側墻之間的襯底表面進行第一步濺射刻蝕處理， 所述第一步濺射刻蝕處理提供第一射頻功率以及第一直流偏壓，所述第一步濺射刻蝕處理 用于第一次去除所述雜質；對所述相鄰側墻之間的襯底表面進行第二步濺射刻蝕處理，所 述第二步濺射刻蝕處理提供第二射頻功率以及第二直流偏壓，且所述第二射頻功率小于第 一射頻功率，第二直流偏壓大于第一直流偏壓，所述第二步濺射刻蝕處理用于第二次去除 所述雜質。本發明在具有第一直流偏壓的第一步濺射刻蝕處理后，提供具有較大的第二直 流偏壓的第二步濺射刻蝕處理，在較大的第二直流偏壓作用下，等離子體束更加的垂直于 襯底表面，達到襯底表面的等離子體束更多，從而使刻蝕去除襯底表面的雜質的能力更佳， 且由于等離子體束更加的垂直于襯底表面，減少了等離子體束對側墻的轟擊，防止不必要 的雜質掉落在襯底表面，提高半導體結構的可靠性及電學性能。
[0033] 為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明 的具體實施例做詳細的說明。
[0034] 圖2至圖9為本發明一實施例提供的半導體結構形成過程的剖面結構示意圖。
[0035] 請參考圖2,提供襯底200,在所述襯底200表面形成若干個柵極結構。
[0036] 所述襯底200為單晶硅、多晶硅、非晶硅或絕緣體上的硅中的一種；所述襯底200 也可以為Si襯底、Ge襯底、GeSi襯底或GaAs襯底；所述襯底200表面還可以形成若干外 延界面層或應變層以提高半導體器件的電學性能。
[0037] 在所述襯底200內還可以形成隔離結構，現有的隔離結構通常采用淺溝槽隔離。 所述淺溝槽隔離結構的填充材料可以為氧化硅、氮化硅、氮氧化硅中的一種或幾種，淺溝槽 隔離結構主要用于隔離相鄰有源區（AA，Active Area)，防止不同半導體器件之間電學連 接。
[0038] 所述柵極結構包括：位于襯底200表面的柵介質層201以及位于柵介質層201表 面的柵導電層202。
[0039] 所述柵極結構為多晶硅柵極結構、偽柵極結構或金屬柵極結構。
[0040] 在一個實施例中，所述柵極結構為多晶硅柵極結構時，所述柵介質層201的材料 為氧化硅、氮化硅或氮氧化硅，所述柵導電層202的材料為多晶硅或摻雜的多晶硅。
[0041] 在另一實施例中，所述柵極結構為偽柵極結構時，所述柵介質層201的材料為氧 化硅、氮化硅或氮氧化硅，所述柵導電層202的材料為多晶硅。
[0042] 在其他實施例中，所述柵極結構為金屬柵極結構，所述柵介質層201為單層結構 或疊層結構。所述柵介質層201為單層結構時，所述柵介質層201的材料為高k介質材料 (高k介質材料指的是，相對介電常數大于氧化硅的相對介電常數的材料），其中，所述高k 介質材料為 Hf02、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Zr02 或 A1203 ;所述柵介質層 201 為 疊層結構時，所述柵介質層201包括界面層以及介質層，其中，界面層的材料為氧化硅、氮 化娃或氮氧化娃，介質層的材料為高k介質材料。所述柵導電層202的材料為Al、Cu、Ag、 Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi。
[0043] 本實施例以所述柵極結構為多晶硅柵極結構為例做示范性說明。具體的，形成所 述柵極結構的工藝步驟包括：在所述襯底200表面形成柵介質膜；在所述柵介質膜表面形 成柵導電膜；在所述柵導電膜表面形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜， 刻蝕所述柵導電膜以及柵介質膜形成柵極結構，所述柵極結構包括位于襯底200表面的柵 介質層201、以及位于柵介質層201表面的柵導電層202。
[0044] 本實施例以在襯底200表面形成有2個柵極結構為例做示范性說明，在其他實施 例中，在襯底表面可以形成有1個、3個、4個或8個等若干個柵極結構。
[0045] 請參考圖3,形成覆蓋于襯底200表面、柵極結構側壁和頂部表面的側墻膜203。
[0046] 所述側墻膜203為后續形成側墻提供基礎，采用化學氣相沉積、物理氣相沉積或 原子層沉積工藝，形成所述側墻膜203。
[0047] 所述側墻膜203為單層結構或疊層結構，所述側墻膜203的材料為氧化硅、氮化硅 或氮氧化硅。
[0048] 本實施例以所述側墻膜203為單層結構為例做示范性說明，采用化學氣相沉積工 藝形成所述側墻膜203,所述側墻膜203的材料為氮化硅。
[0049] 請參考圖4,采用無掩模刻蝕工藝刻蝕所述側墻膜203 (請參考圖3)，在柵極結構 側壁表面形成側墻204。
[0050] 所述無掩模刻蝕工藝為干法刻蝕。
[0051] 本實施例中，所述干法刻蝕工藝為反應離子刻蝕工藝，所述反應離子刻蝕工藝的 刻蝕氣體包括CF 4和CHF3。
[0052] 隨著相鄰柵極結構之間的空間尺寸越來越小，干法刻蝕工藝對柵極結構底部區域 的刻蝕速率與柵極結構頂部區域的刻蝕速率的區別越來越明顯，干法刻蝕工藝對柵極結構 底部區域的刻蝕速率小于對柵極結構頂部區域的刻蝕速率，因此當無掩模刻蝕工藝完成 后，形成的側墻204的剖面結構呈現上窄下寬的形貌。
[0053] 請參考圖5,對所述柵極結構兩側的襯底200進行摻雜處理，在所述襯底200內形 成摻雜區205,相鄰側墻204之間的襯底200表面具有雜質。
[0054] 所述摻雜區205的摻雜離子為N型離子或P型離子。在一個實施例中，形成的半 導體結構為NM0S器件時，所述摻雜區205的摻雜離子為N型離子，所述N型離子為P、As或 Sb ;在另一實施例中，形成的半導體結構為PM0S器件時，所述摻雜區205的摻雜離子為P型 離子，所述P型離子為B、Ga或In。
[0055] 本實施例中，采用離子注入工藝進行所述摻雜處理。
[0056] 在其他實施例中，摻雜區內還可以形成有應力層，所述應力層用于提高施加于溝 道區的應力作用，提高溝道區內的載流子遷移率，從而提高半導體結構的運行速率。形成所 述應力層的工藝步驟包括：在柵極結構兩側的襯底內形成溝槽；采用選擇性外延工藝形成 填充滿溝槽的應力層；對所述柵極結構兩側的襯底以及應力層進行離子注入，形成摻雜區。 在一個實施例中，半導體結構為NM0S器件時，所述應力層的材料為SiC或SiCP ;在另一實 施例中，半導體結構為PM0S器件時，所述應力層的材料為SiGe或SiGeB。
[0057] 為了降低半導體結構的接觸電阻，提高半導體結構的運行速率，在形成摻雜區205 之后，還需要在柵極結構兩側的襯底200表面形成金屬硅化物層，S卩，在摻雜區205表面形 成金屬硅化物層，以降低半導體結構的接觸電阻。形成金屬硅化物層的工藝步驟包括：在柵 極結構兩側的襯底200表面形成金屬層；對所述金屬層進行退火處理，所述金屬層的材料 與襯底200的材料發生金屬硅化反應，將金屬層轉化為金屬硅化物層。
[0058] 由于在形成金屬層之間，柵極結構兩側的襯底200經歷了多次工藝處理，例如，形 成柵極結構、形成側墻204以及形成摻雜區205等工藝處理，所述工藝處理會造成襯底200 表面殘留有雜質；若后續直接在具有雜質的襯底200表面形成金屬層以及進行金屬硅化反 應，會造成形成的金屬硅化物層材料的電阻率較高，襯底200與金屬硅化物層間的接觸界 面性能差。
[0059] 為此，本實施例在形成金屬層之前，還包括步驟：刻蝕去除襯底200表面的雜質。
[0060] 請參考圖6,將襯底200置于濺射刻蝕腔室中，對所述相鄰側墻204之間的襯底 200表面進行第一步濺射刻蝕處理206,所述第一步濺射刻蝕處理206用于第一次去除雜 質，第一步濺射刻蝕處理206提供第一射頻功率以及第一直流偏壓。
[0061] 所述第一步濺射刻蝕處理206過程中，向濺射刻蝕腔室內提供工作氣體，所述工 作氣體等離子體化后形成等離子體束，等離子束中的等離子體轟擊襯底200表面的雜質以 刻蝕去除所述雜質。本實施例中，所述工作氣體為Ar，Ar流量為45sccm至55sccm。
[0062] 所述第一射頻功率用于形成Ar等離子體束，第一射頻功率包括第一偏置功率以 及第一線圈功率。采用第一步濺射刻蝕處理206,通過Ar等離子體束轟擊襯底200表面的 作用，將Ar等離子體束的能量傳遞給襯底200表面的雜質，雜質獲得能量后脫離襯底200 表面，從而達到刻蝕去除襯底200表面雜質的作用。
[0063] 若第一步濺射刻蝕處理206過程中，Ar等離子體束的能量過大，則襯底200表面雜 質以外的原子獲得較大的能量，所述具有較大能量的原子脫離襯底200表面，會對襯底200 造成不必要的刻蝕；因此所述第一步濺射刻蝕處理206中的Ar等離子體束的能量不宜過 高。若Ar等離子束的能量過低，雜質獲得的能量較低，則所述雜質難以從襯底200表面脫 離。
[0064] 而第一射頻功率的大小與Ar等離子體束的能量呈正比例關系。第一射頻功率越 大，Ar等離子體束中的Ar等離子體含量越多，Ar等離子體的能量越大，則Ar等離子束的能 量越大；第一射頻功率越小，Ar等尚子體束中的Ar等尚子體含量越少，Ar等尚子體的能量 越低，則Ar等離子體束的能量越小。
[0065] 綜合上述因素考慮，本實施例中，第一偏置功率為50W至70W，第一線圈功率為 280W至320W。作為一個具體實施例，第一偏置功率為60W，第一線圈功率為300W。
[0066] Ar等離子體束帶有正電，在不施加直流偏壓的情況下，Ar等離子體束的前進方向 為無序狀態，即在濺射刻蝕腔室內，Ar等離子體束中的Ar等離子體向各個方向前進的概率 基本相同。為了使Ar等離子體束朝向襯底200表面前進，第一步濺射刻蝕處理206還提供 第一直流偏壓，所述第一直流偏壓用于調整Ar等離子體束的前進方向；在第一直流偏壓的 作用下，使Ar等離子體束朝向襯底200表面前進，從而Ar等離子體束中的Ar等離子體轟 擊襯底200表面，達到刻蝕去除襯底200表面雜質的目的。
[0067] 第一直流偏壓還與Ar等離子束前進速率呈正比例關系，若第一直流偏壓過大，則 Ar等離子束將很快到達襯底200表面，容易造成工作氣體還未達到等離子體狀態時即到達 了襯底200表面，導致到達襯底200表面的Ar等離子體能量較小甚至未達到等離子體狀 態，造成第一步濺射刻蝕處理206刻蝕去除雜質的能力低。
[0068] 并且，由于本實施例中第一偏置電壓以及第一線圈電壓均較大，Ar等離子體的能 量較大，若第一直流偏壓也較大，則Ar等離子體達到襯底200表面的速率很快，容易造成第 一步濺射刻蝕處理206對襯底200表面的刻蝕速率過大，對襯底200表面造成過刻蝕，影響 半導體結構的性能。
[0069] 為此，本實施例中第一直流偏壓不宜過大，所述第一直流偏壓為80V至100V。作為 一個具體實施例，所述第一直流偏壓為90V。
[0070] 本實施例中，在進行第一步濺射刻蝕處理206之前，還可以包括步驟：向濺射刻蝕 腔室內通入工作氣體，所述工作氣體為Ar。在第一步濺射刻蝕處理206之前，使濺射刻蝕腔 室內充滿了 Ar，將濺射刻蝕腔室內的其他不必要氣體排出；并且，由于濺射刻蝕腔室內具 有Ar，使得第一步濺射刻蝕處理206在刻蝕初期即可以電離較充足的Ar以形成Ar等離子 體束，提高半導體生產效率。
[0071] 請參考圖7,對相鄰側墻204之間的襯底200表面進行第二步濺射刻蝕處理207， 所述第二步濺射刻蝕處理207提供第二射頻功率以及第二直流偏壓，且所述第二射頻功率 小于第一射頻功率，第二直流偏壓大于第一直流偏壓，所述第二步濺射刻蝕處理207用于 第二次去除雜質。
[0072] 第二步濺射刻蝕處理207過程中，向濺射刻蝕腔室內提供工作氣體，所述工作氣 體為Ar，Ar流量為45sccm至55sccm ;所述第二射頻功率用于形成Ar等離子體束。
[0073] 由于第一步濺射刻蝕處理206(請參考圖6)過程中，第一直流偏壓較低（為80V 至100V)，在所述較小的第一直流偏壓下，第一步濺射刻蝕處理206中的Ar等離子體束難以 以完全垂直于襯底200表面的方向前進，使得到達襯底200表面的等離子體數量有限，第一 次刻蝕去除襯底200表面雜質的能力有限。
[0074] 為此，本實施例在第一步濺射刻蝕處理206后，對襯底200表面進行第二步濺射刻 蝕處理207,所述第二步濺射刻蝕處理207提供第二直流偏壓，且第二直流偏壓大于第一直 流偏壓。所述第二直流偏壓用于調整Ar等離子體束的前進方向，由于第二直流偏壓大于第 一直流偏壓，因此與第一步濺射刻蝕處理206相比，第二步濺射刻蝕處理207中的Ar等離 子體束更垂直于襯底200表面，從而使得更多的Ar等離子體到達襯底200表面，減少轟擊 側墻204表面的Ar等離子體數量，從而提高第二步濺射刻蝕處理206刻蝕去除襯底200表 面雜質的能力，且降低對側墻204表面的刻蝕速率。
[0075] 本實施例中，所述第二直流偏壓為110V至130V。作為一個具體實施例，所述第二 直流偏壓為110V至130V。
[0076] 由于第二步濺射刻蝕處理207具有較大的第二直流偏壓，因此與第一步濺射刻蝕 處理206相比，對于提供有相同數量的Ar等離子體的Ar等離子體束而言，第二步濺射刻蝕 處理207中的Ar等離子體束的Ar等離子體利用率更大，即第二步濺射刻蝕處理207對襯底 200表面雜質的刻蝕速率比第一步濺射刻蝕處理206對襯底200表面雜質的刻蝕速率大。 為了避免第二步濺射刻蝕處理207對襯底200表面造成不必要的刻蝕，要求Ar等離子體束 的能量降低，具體的，Ar等離子體束中的Ar等離子體含量降低、Ar等離子體的能量降低。
[0077] 綜合上述因素考慮，本實施例中第二射頻功率小于第一射頻功率，在第二射頻功 率下Ar等離子體束能量小于第一射頻功率下Ar等離子體束能量。
[0078] 所述第二射頻功率包括第二偏置功率以及第二線圈功率，第二偏置功率為40W至 60W，第二線圈功率為160W至200W。作為一個具體實施例，所述第二偏置功率為50W，第二 線圈功率為180W。
[0079] 在第二步濺射刻蝕處理207完成后，襯底200表面的雜質被完全刻蝕去除。
[0080] 與僅采用具有較低第一直流偏壓的第一步濺射刻蝕處理刻蝕去除襯底表面雜質 的相比，本實施例中通過增加第二步濺射刻蝕處理，從而減少了第一步濺射刻蝕處理的時 間，減少了 Ar等離子體束轟擊側墻204側壁表面的時間，避免側墻204表面的粒子掉落在 襯底200表面形成新的雜質，提高襯底200表面的潔凈度。而僅采用具有較低第一直流偏 壓的第一步濺射刻蝕處理刻蝕去除襯底表面雜質時，為了保證第一步濺射刻蝕處理完全刻 蝕去除襯底表面的雜質，第一步濺射刻蝕處理的刻蝕時長較長，在第一步濺射刻蝕處理過 程中Ar等離子體束未完全垂直于襯底表面，導致Ar等離子體束中的Ar等離子體轟擊側墻 側壁表面，側墻表面的粒子脫離側墻而掉落在襯底表面，在襯底表面形成新的雜質。
[0081] 在第二步濺射刻蝕處理207后，還可以包括步驟：依次使濺射刻蝕腔室處于直流 偏壓關閉狀態（turn-off)、涓流狀態（bleed)以及抽氣狀態（pump)。
[0082] 具體的，所述直流偏壓關閉狀態的作用為：在所述狀態下，關閉直流偏壓，且仍向 溉射刻蝕腔室內提供一定含量的Ar等離子體，防止由于Ar等離子體突然消失（plasma charge collapse)而造成襯底200表面具有雜質的問題。在Ar等離子體束轟擊襯底200 表面去除雜質的過程中，部分雜質會粘附在Ar等離子體上，從而使雜質從襯底200表面脫 落，通過不斷向濺射刻蝕腔室內提供新的Ar等離子體，所述Ar等離子體將粘附有雜質的Ar 等離子體帶離濺射刻蝕腔室。
[0083] 若濺射刻蝕腔室內Ar等離子體突然消失（即，不再產生新的Ar等離子體），則粘 附有雜質的Ar等離子體難以離開濺射刻蝕腔室，造成粘附在Ar等離子體上的雜質掉落在 襯底200表面，影響襯底200表面的潔凈度在直流偏壓關閉狀態中，提供射頻功率（包括偏 置功率和線圈功率）偏置功率為0. 5W至5W，線圈功率為90W至110W，Ar流量為lsccm至 10sccm〇
[0084] 所述涓流狀態的作用為：由于Ar等離子體束帶有正電，在Ar等離子體束轟擊襯底 200表面后，襯底200表面也將呈現帶正電狀態；在涓流狀態下，直流偏壓以及射頻功率都 將關閉，僅向濺射刻蝕腔室內通入Ar，使襯底200表面的帶正電狀態轉移到Ar離子上而脫 離襯底200表面，進而使襯底200表面呈現電中性，避免由于襯底200表面正電荷聚集對半 導體結構造成不必要的損害。在涓流狀態中，Ar流量為15sccm至25sccm。
[0085] 所述抽氣狀態的作用為：抽出濺射刻蝕腔室內剩余的Ar，減小濺射刻蝕腔室內壓 強。
[0086] 請參考圖8,在所述柵極結構兩側的襯底200表面形成金屬層208。
[0087] 所述金屬層208的材料為Ni、Pt、W、Ti、Ta或Co中的一種或多種。所述金屬層 208的形成工藝為物理氣相沉積、金屬濺射或原子層沉積。
[0088] 本實施例中，所述金屬層208的材料為Co,米用物理氣相沉積工藝形成所述金屬 層 208。
[0089] 請參考圖9,對所述金屬層208 (請參考圖8)進行退火處理，將金屬層208轉化為 金屬娃化物層209。
[0090] 所述退火處理為一步退火處理或多步退火處理。所述多步退火處理包括第一步退 火處理和第二步退火處理。本實施例以對金屬層208進行多步退火處理做示范性說明。
[0091] 所述第一步退火處理可以為快速熱退火，退火溫度為450度至500度，在N2氛圍 下進行。所述第一步退火處理也可以為毫秒退火。
[0092] 所述第二步退火處理可以為快速熱退火，退火溫度為750度至850度，在N2氛圍 下進行。所述第二步退火處理也可以為尖峰退火。
[0093] 所述金屬硅化物層209的材料為CoSi2。
[0094] 在退火處理后，還包括步驟：去除未與襯底200發生反應的金屬層208。
[0095] 綜上，本發明提供的半導體結構的形成方法的技術方案具有以下優點：
[0096] 首先，將襯底置于濺射刻蝕腔室中，對相鄰側墻之間的襯底表面進行第一步濺射 刻蝕處理，所述第一步濺射刻蝕處理用于第一次去除雜質，第一步濺射刻蝕處理提供第一 射頻功率以及第一直流偏壓；對相鄰側墻之間的襯底表面進行第二步濺射刻蝕處理，第二 步濺射刻蝕處理用于第二次去除雜質，第二步濺射刻蝕處理提供第二射頻功率以及第二直 流偏壓，且第二射頻功率小于第一射頻功率，第二直流偏壓大于第一直流偏壓。由于第二直 流偏壓大于第一直流偏壓，因此在第二步濺射刻蝕處理過程中，等離子體束更加垂直于襯 底表面，使得到達襯底表面的等離子體含量更大，從而提高刻蝕去除襯底表面雜質的能力； 并且，由于在第二步濺射刻蝕處理過程中，等離子體束更加垂直于襯底表面，降低了側墻表 面受到等離子體轟擊的概率，從而防止側墻表面的粒子受到刻蝕作用而掉落在襯底表面。
[0097] 其次，在第二步濺射刻蝕處理過程中，第二射頻功率小于第一射頻功率，減少第二 步濺射刻蝕處理過程中等離子體束的能量（等離子體含量減少、等離子體能量減小），從而 防止由于第二直流偏壓較大而造成第二步濺射刻蝕處理對襯底表面的刻蝕速率過大，避免 第二步濺射刻蝕處理對襯底造成過刻蝕。
[0098] 再次，在第一步濺射刻蝕處理過程中，若第一直流偏壓過大，那么Ar向襯底表面 移動的速率將很大，容易造成第一步濺射刻蝕處理對襯底表面的刻蝕速率過大，影響半導 體結構的性能，為此本發明實施例中第一步濺射刻蝕處理提供較小的第一直流偏壓，所述 第二直流偏壓為80V至100V。
[0099] 最后，在進行第二步濺射刻蝕處理后，還包括步驟：依次使濺射刻蝕腔室處于直流 偏壓關閉狀態以及涓流狀態。所述直流偏壓關閉狀態仍向濺射刻蝕腔室內提供等離子體， 防止由于等離子體突然消失而造成襯底表面具有較多的雜質；所述涓流狀態提供電中性的 Ar，使襯底表面的帶正電性轉移到電中性的Ar，從而使襯底表面呈現電中性狀態，避免由于 襯底表面正電荷聚集對半導體結構帶來損害。
[0100] 雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本 發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所 限定的范圍為準。
【權利要求】
1. 一種半導體結構的形成方法，其特征在于，包括： 提供襯底，所述襯底表面形成有若干個柵極結構，且柵極結構側壁表面形成有側墻，相 鄰側墻之間的襯底表面具有雜質； 將所述襯底置于濺射刻蝕腔室中，對所述相鄰側墻之間的襯底表面進行第一步濺射刻 蝕處理，所述第一步濺射刻蝕處理提供第一射頻功率以及第一直流偏壓，所述第一步濺射 刻蝕處理用于第一次去除所述雜質； 對所述相鄰側墻之間的襯底表面進行第二步濺射刻蝕處理，所述第二步濺射刻蝕處理 提供第二射頻功率以及第二直流偏壓，且所述第二射頻功率小于第一射頻功率，第二直流 偏壓大于第一直流偏壓，所述第二步濺射刻蝕處理用于第二次去除所述雜質。
2. 如權利要求1所述半導體結構的形成方法，其特征在于，所述第一步濺射刻蝕處理 以及第二步濺射刻蝕處理過程中，向濺射刻蝕腔室內提供工作氣體，所述工作氣體為Ar。
3. 如權利要求2所述半導體結構的形成方法，其特征在于，所述第一射頻功率和第二 射頻功率用于形成Ar等離子體束，且在第二射頻功率下Ar等離子體束能量小于第一射頻 功率下Ar等離子體束能量。
4. 如權利要求3所述半導體結構的形成方法，其特征在于，所述第一直流偏壓和第二 直流偏壓用于調整Ar等離子體束的前進方向。
5. 如權利要求2所述半導體結構的形成方法，其特征在于，在第一步濺射刻蝕處理過 程中，Ar流量為45sccm至55sccm，在第二步溉射刻蝕處理過程中，Ar流量為45sccm至 55sccm〇
6. 如權利要求1所述半導體結構的形成方法，其特征在于，所述第一直流偏壓為80V至 100V，所述第二直流偏壓為110V至130V。
7. 如權利要求1所述半導體結構的形成方法，其特征在于，所述第一射頻功率包括第 一偏置功率以及第一線圈功率，所述第二射頻功率包括第二偏置功率以及第二線圈功率， 且第一偏置功率為50W至70W，第一線圈功率為280W至320W，第二偏置功率為40W至60W， 第二線圈功率為160W至200W。
8. 如權利要求1所述半導體結構的形成方法，其特征在于，在進行第一步濺射刻蝕處 理之前，還包括步驟：向所述濺射刻蝕腔室內通入工作氣體。
9. 如權利要求1所述半導體結構的形成方法，其特征在于，在進行第二步濺射刻蝕處 理后，還包括步驟：使濺射刻蝕腔室處于直流偏壓關閉狀態、涓流狀態以及抽氣狀態。
10. 如權利要求1所述半導體結構的形成方法，其特征在于，還包括步驟：在柵極結構 兩側的襯底表面形成金屬層；對所述金屬層進行退火處理，將金屬層轉化為金屬硅化物層。
【文檔編號】H01L21/28GK104217938SQ201410425745
【公開日】2014年12月17日 申請日期:2014年8月26日 優先權日:2014年8月26日
【發明者】趙波 申請人:上海華虹宏力半導體制造有限公司