一種垂直環柵隧穿晶體管及其制備方法

一種垂直環柵隧穿晶體管及其制備方法
【專利摘要】一種結合垂直溝道、異類雜質分凝和肖特基勢壘源/漏結構的環柵場效應晶體管，包括一個垂直方向的環狀半導體溝道，一個環狀柵電極，一個環狀柵介質層，一個源區，一個雜質分凝區，一個漏區，一個雜質分凝區，一個半導體襯底；其中，源區位于垂直溝道的底部，與襯底相接，雜質分凝區介于源區與垂直溝道之間；漏區位于垂直溝道的頂部，雜質分凝區介于漏區與垂直溝道之間；柵介質層和柵電極呈環狀圍繞住垂直溝道；源區和漏區分別與溝道形成肖特基接觸；所述雜質分凝區和雜質分凝區的雜質選自異類材質，即：雜質分凝區的雜質選自于p型材料時，雜質分凝區的雜質選自于n型材料；雜質分凝區的雜質選自于n型材料時，雜質分凝區的雜質選自于p型材料。
【專利說明】一種垂直環柵隧穿晶體管及其制備方法

【技術領域】
[0001] 本發明屬于CMOS超大集成電路（ULSI)中的場效應晶體管邏輯器件與電路領域， 具體涉及一種結合垂直溝道、異類雜質分凝和肖特基勢壘源/漏結構的環柵晶體管及其制 備方法。

【背景技術】
[0002] 在摩爾定律的驅動下，傳統M0SFET的特征尺寸不斷縮小，如今已經到進入納米尺 度，隨之而來，器件的短溝道效應等負面影響也愈加嚴重。漏致勢壘降低、帶帶隧穿等效應 使得器件關態漏泄電流不斷增大。在對新型器件結構的研究中，源漏摻雜環柵（Gate All Around transistor，GAA)結構是目前最受關注的一種。GAA器件具有更好的柵控特性，可 以滿足最尖銳的特性需求，從而適應器件尺寸縮小的需求，提高集成度。器件由于環形柵結 構和納米線溝道的特點，表現出很好的抑制短溝道效應性能。在制成水平溝道GAA器件的 同時，可以注意到納米線（NW)的排列方式決定了 GAA結構存在應用垂直溝道的可能，目前 已有關于摻雜源漏垂直溝道GAA器件的實驗報道，相較水平溝道GAA器件，垂直溝道GAA器 件的優勢突出在兩點：⑴可實現更高的集成度，⑵垂直溝道GAA的柵長不再由光刻能力 決定，而是由柵材料的縱向厚度決定，這就可能突破集成加工的光刻極限。需要指出的是， 此時單個垂直溝道GAA在柵長和柵寬（即納米線的周長）兩個維度都進入納米尺度，而兩 個維度上都可以突破納米加工的光刻極限。因此，垂直溝道GAA相較水平溝道GAA更具研 發價值，也更富挑戰性。
[0003] 需要指出的是，垂直溝道的GAA結構具有良好的柵控能力，同樣也面對著源漏設 計的問題。對于傳統的M0S場效應晶體管，為了抑制短溝道效應，必須采用超淺結和陡變摻 雜的源/漏區，因而對熱預算的要求極為苛刻。此外，納米線的引入，使得GAA源漏設計較 平面器件和多柵器件更為復雜。而High-K柵介質（介電常數K>3.9)與金屬柵組合（HKMG) 的熱穩定問題，以及此后可能應用的SiGe、Ge和其他寬禁帶材料對源漏設計同樣存在熱預 算的需求。


【發明內容】

[0004] 本發明的目的是提供一種結合垂直溝道、異類雜質分凝和肖特基勢壘源/漏結構 的環柵場效應晶體管及其制備方法。在保持了傳統GAA各種優點的條件下，該結構利用肖 特基勢壘源/漏結構降低了熱預算、減小了漏電流、簡化了工藝要求，利用異類雜質分凝形 成了陡變隧穿、獲得了最小的亞閾值斜率，并利用垂直溝道、環形柵結構突破了集成加工光 亥帳限限制，提高了集成度。
[0005] 本發明提供的技術方案如下：
[0006] -種結合垂直溝道、異類雜質分凝和肖特基勢壘源/漏結構的環柵場效應晶體 管，包括一個垂直方向的環狀半導體溝道4, 一個環狀柵電極6, 一個環狀柵介質層5, 一個 源區2, 一個雜質分凝區7, 一個漏區3, 一個雜質分凝區8, 一個半導體襯底1 ;其中，源區2 位于垂直溝道4的底部，與襯底1相接，雜質分凝區7介于源區2與垂直溝道4之間；漏區 3位于垂直溝道4的頂部，雜質分凝區8介于漏區3與垂直溝道4之間；柵介質層5和柵電 極6呈環狀圍繞住垂直溝道4 ;源區2和漏區3分別與溝道4形成肖特基接觸；所述雜質分 凝區7和雜質分凝區8的雜質選自異類材質，S卩：雜質分凝區7的雜質選自于p型材料時， 雜質分凝區8的雜質選自于η型材料；雜質分凝區7的雜質選自于η型材料時，雜質分凝區 8的雜質選自于ρ型材料。
[0007] 所述源區和漏區可為任何導電性良好的金屬或金屬與襯底材料形成的化合物，且 所述源漏區金屬為同一種金屬。
[0008] 所述源端和漏端雜質分凝區為異類（η或ρ型）雜質高摻雜（有效摻雜濃度 >10 19cnT3)分凝區域。
[0009] 本發明所述場效應晶體管的制備方法，包括以下步驟：
[0010] (1)在半導體襯底上通過半導體線條應力限制氫化或氧化工藝獲取垂直納米線； [0011] (2)在襯底與納米線表面沉積雙層介質并光刻加工窗口；
[0012] (3)濕法腐蝕暴露源端納米線，進行高摻雜雜質（如η型）注入，淀積金屬并實施 金屬和娃固相反應（Solid Phase Reaction, SPR)形成雜質分凝區和埋源區；
[0013] (4)高密度等離子體（HDP)淀積回刻介質至填滿為源區固相反應（SPR)打開的加 工窗口，選擇性腐蝕納米線上介質層后淀積HKMG (High-K柵介質與金屬柵組合）層，并形成 柵極引線；
[0014] (5)沉積介質至將柵電極覆蓋，此時沉積的介質厚度對應于M0S晶體管器件的設 計柵長；
[0015] (6)選擇性腐蝕High-K柵介質及柵電極層至漏極納米線漏出；
[0016] (7)沉積介質形成柵/漏隔離，進行高摻雜雜質（異于源端分凝，如ρ型）注入，淀 積金屬并實施金屬和Si固相反應（SPR)形成雜質分凝區和漏極結構；
[0017] (8)最后進入常規CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可 制得所述的M0S晶體管；
[0018] 其中，步驟（3)和步驟（7)所述的雜質選自異類材質，S卩：步驟（3)所述的雜質選 自于P型材料時，步驟（7)所述的雜質的材料選自于η型；步驟（3)所述的雜質選自于η型 材料時，步驟（7)所述的雜質的材料選自于ρ型。
[0019] 上述的制備方法中，所述步驟（1)中的半導體襯底材料選自Si、Ge、SiGe、GaAs或 其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的硅（SOI)或絕緣體 上的鍺（G0I)。
[0020] 上述的制備方法中，所述步驟（2)中的雙層介質層材料，外層選自SiNx，內層選自 二氧化硅、二氧化鉿或氮化鉿等。
[0021] 上述的制備方法中，所述步驟（3)、（7)中的摻雜雜質選自磷、砷等V族η型雜質或 硼、鎵等III族Ρ型雜質，兩步中雜質所選為不同種類。
[0022] 上述的制備方法中，所述步驟（3)和（7)中的SPR金屬材料選自Pt、Er、Co、Ni以 及其他可與襯底半導體材料通過退火形成化合物的金屬，兩步中的金屬為同一種金屬。
[0023] 上述的制備方法中，所述步驟（4)中的High-K柵介質與金屬柵組合層材料選自典 型組合Hf0 2/TiN，也包括其他的系列氧化物，如HfSiON、HfZrO、HfMgO、HfAlO等材料。
[0024] 上述的制備方法中，所述步驟（4)、（5)中的介質層材料選自二氧化硅、二氧化鉿 或氮化鉿等。
[0025] 上述的制備方法中，所述步驟（7)中的介質層材料選自二氧化硅、二氧化鉿或氮 化鉿等。
[0026] 本發明的優點和積極效果：
[0027] (1)本發明繼承了傳統環柵結構晶體管的優點，例如良好的柵控能力、抑制短溝效 應等；繼承了垂直溝道結構的優點，突破納米加工的光刻極限，極大提高了器件的集成度。
[0028] (2)本發明采用了肖特基勢壘源/漏結構代替傳統PN結，在High-K柵介質與金屬 柵組合層形成后不再需要注入和高溫退火，徹底解決熱穩定問題，也免除了潛在的GAA源 漏的復雜摻雜設計，是一種具有優勢的源漏解決方案；此外，肖特基勢壘的使用，有效地降 低了串聯電阻和寄生電容，抑制了短溝效應。
[0029] (3)本發明采用了異類雜質分凝結構，即源漏與溝道之間形成相反類型的高摻雜 分凝區域，由于此區域是在金屬/半導體固相反應過程中形成而非直接注入，因此有效地 降低了熱預算；此外，此區域在垂直方向上形成了陡變的隧穿結構，獲得了最小的亞閾值斜 率。
[0030] 總而言之，該器件結構采用了垂直溝道結合異類雜質分凝和肖特基勢壘源/漏結 構，在繼承傳統GAA的優點的基礎上，獲得了最小的亞閾值斜率，減小了熱預算，抑制了短 溝效應，簡化了工藝，并且提高了集成度。

【專利附圖】

【附圖說明】
[0031] 圖1是本發明的垂直環柵隧穿晶體管的器件示意圖；
[0032] 圖2是半導體線條應力限制氫化/氧化工藝獲取垂直納米線后，沿圖1中AA'方 向的器件剖面圖；
[0033] 圖3是在襯底與納米線表面沉積雙層介質并光刻加工窗口后，沿圖1中AA'方向 的器件剖面圖；
[0034] 圖4是濕法腐蝕襯底上介質層后進行高摻雜雜質（如η型）注入，淀積金屬并實施 金屬和Si固相反應（SPR)形成雜質分凝區和埋源區后，沿圖1中ΑΑ'方向的器件剖面圖；
[0035] 圖5是在高密度等離子體（HDP)淀積回刻介質至填滿為源區SPR打開的加工窗 口，選擇性腐蝕納米線上介質層后淀積HKMG層，形成柵極引線，沿圖1中AA'方向的器件剖 面圖；
[0036] 圖6是沉積介質至將柵電極覆蓋后，沿圖1中AA'方向的器件剖面圖；
[0037] 圖7是選擇性腐蝕High-K柵介質及柵電極層至漏極納米線漏出，沉積介質形成柵 /漏隔離后，沿圖1中AA'方向的器件剖面圖；
[0038] 圖8是高摻雜雜質（異于源端分凝，如p型）注入，淀積金屬并實施金屬和Si固 相反應（SPR)形成雜質分凝區和漏極結構后，本發明的垂直環柵隧穿晶體管沿圖1中AA' 方向的器件剖面圖；
[0039] 圖中：
[0040] 1-----------半導體襯底 2-------------肖特基源區
[0041] 3-----------肖特基漏區 4-------------溝道區
[0042] 5-----------High-K#介質層 6-------------Metal Gate#電極層
[0043] 7-----------源端雜質分凝區8-------------漏端雜質分凝區
[0044] 9-----------二氧化硅介質層 10-------------SiNx介質層

【具體實施方式】
[0045] 本發明提供了一種新型結構的場效應晶體管，具體為一種結合垂直溝道、異類雜 質分凝和肖特基勢壘源/漏結構的環柵M0S晶體管（如圖1所示），包括一個垂直方向的 環狀半導體溝道4, 一個環狀柵電極6, 一個環狀柵介質層5, 一個源區2, 一個雜質分凝區 7 (如η型），一個漏區3, 一個雜質分凝區8 (異于源區分凝，如p型），一個半導體襯底1 ; 其中，源區2位于垂直溝道4的底部，與襯底1相接，雜質分凝區7介于源區2與垂直溝道4 之間；漏區3位于垂直溝道4的頂部，雜質分凝區8介于漏區3與垂直溝道4之間；柵介質 層5和柵電極6呈環狀圍繞住垂直溝道4 ;源區2和漏區3分別與溝道4形成肖特基接觸。 [0046] 所述源區和漏區可為任何導電性良好的金屬或金屬與襯底材料形成的化合物。
[0047] 所述源端和漏端雜質分凝區為異類（η或ρ型）雜質高摻雜（有效摻雜濃度 >10 19cnT3)分凝區域。
[0048] 本發明制備方法的具體實例包括圖2至圖8所示的工藝步驟：
[0049] (1)在晶向為（100)的體硅硅片硅襯底1上采用Si線條應力限制氫化或氧化工藝 獲取垂直Si納米線4,直徑5nm，長度lOOnm，如圖2所示；
[0050] (2)在襯底與納米線表面沉積雙層介質9 (Si02)和10 (SiNx)，圍繞納米線光刻加 工窗口（包含后續電極引出圖形，不需要精細尺寸加工），納米線上方的硬刻蝕掩蔽層保證 納米線不會受損，如圖3所示；
[0051] (3)打開上層介質10 (SiNx)之后，濕法腐蝕去除底層介質9 (Si02)，至襯底表面， 此過程對Si材料無損傷，在保證源端部分納米線暴露出來后，進行高摻雜雜質（如磷）注 入，淀積金屬（如Ni)后實施金屬和硅固相反應（SPR)，在暴露Si的對應區域形成雜質分 凝區7和源端硅化物2。此過程中，溝道區域的納米線有介質包裹不會受到影響，如圖4所 示；
[0052] (4)采用高密度等離子體（HDP)淀積回刻介質9 (Si02)至填滿為源區SPR打開的 加工窗口，選擇性腐蝕納米線上包裹介質10 (SiNx)，之后低溫原子層沉積法（ALD法）沉積 HKMG材料5和6 (如Hf02/TiN)，對HKMG的圖形化形成了柵極的引線（無需精細尺寸加工）， HKMG厚度約為20nm，如圖5所示；
[0053] (5)沉積介質9 (Si02)至將柵電極覆蓋起來（HDP法沉積），此時沉積的介質厚度 對應了器件的設計柵長（50nm)，如圖6所示；
[0054] (6)選擇性腐蝕HKMG，至漏極NW露出，沉積介質9 (Si02)形成柵/漏隔離，如圖7 所示；
[0055] (7)再進行高摻雜雜質（異于源端相同，如砷）注入，實施金屬（和源端相同，如 Ni)和硅固相反應（SPR)并完成圖形化就可以獲得雜質分凝區8和漏極結構3。如圖8所 示；
[0056] (8)最后進入常規CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可 制得所述的垂直環柵隧穿場效應晶體管。
【權利要求】
1. 一種結合垂直溝道、異類雜質分凝和肖特基勢壘源/漏結構的環柵場效應晶體管， 其特征是，包括一個垂直方向的環狀半導體溝道（4)，一個環狀柵電極￠)，一個環狀柵介 質層（5)，一個源區（2)，一個雜質分凝區（7)，一個漏區（3)，一個雜質分凝區（8)，一個半導 體襯底⑴； 其中，源區（2)位于垂直溝道（4)的底部，與襯底（1)相接；雜質分凝區（7)介于源區 ⑵與垂直溝道⑷之間；漏區⑶位于垂直溝道⑷的頂部；雜質分凝區⑶介于漏區（3) 與垂直溝道（4)之間；柵介質層（5)和柵電極（6)呈環狀圍繞住垂直溝道（4);源區（2)和 漏區（3)分別與溝道（4)形成肖特基接觸； 所述雜質分凝區（7)和雜質分凝區（8)的雜質選自異類材質，S卩：雜質分凝區（7)的雜 質選自于P型材料時，雜質分凝區（8)的雜質選自于η型材料；雜質分凝區（7)的雜質選自 于η型材料時，雜質分凝區（8)的雜質選自于ρ型材料。
2. 如權利要求1所述的環珊場效應晶體管，其特征是，所述源區和漏區為金屬或金屬 與襯底材料形成的化合物，且所述源漏區金屬為同一種金屬。
3. 如權利要求1所述的環珊場效應晶體管，其特征是，所述源端和漏端雜質分凝區為 異類雜質高摻雜分凝區域。
4. 一種環珊場效應晶體管的制備方法，其特征是，包括以下步驟： (1) 在半導體襯底上通過半導體線條應力限制氫化或氧化工藝獲取垂直納米線； (2) 在襯底與納米線表面沉積雙層介質并光刻加工窗口； (3) 濕法腐蝕暴露源端納米線，進行高摻雜雜質注入，淀積金屬并實施金屬和硅固相反 應形成高摻雜雜質分凝區和埋源區； (4) 高密度等離子體淀積回刻介質至填滿為源區固相反應打開的加工窗口，選擇性腐 蝕納米線上介質層后淀積High-K柵介質與金屬柵組合層，并形成柵極引線； (5) 沉積介質至將柵電極覆蓋，此時沉積的介質厚度對應于場效應晶體管器件的設計 柵長； (6) 選擇性腐蝕High-K柵介質及柵電極層至漏極納米線漏出； (7) 沉積介質形成柵/漏隔離，進行高摻雜雜質注入，淀積金屬并實施金屬和Si固相反 應形成雜質分凝區和漏極結構； (8) 最后進入常規CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化，即可制得所 述的場效應晶體管； 其中，步驟（3)和步驟（7)所述的雜質選自異類材質，S卩：步驟（3)所述的雜質選自于 ρ型材料時，步驟（7)所述的雜質的材料選自于η型；步驟（3)所述的雜質選自于η型材料 時，步驟（7)所述的雜質的材料選自于ρ型。
5. 如權利要求4所述的制備方法，其特征是，所述步驟（1)中的半導體襯底材料選自 Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上 的硅或絕緣體上的鍺。
6. 如權利要求4所述的制備方法，其特征是，所述步驟（2)中的雙層介質層材料，外層 選自SiNx，內層選自二氧化硅、二氧化鉿或氮化鉿。
7. 如權利要求4所述的制備方法，其特征是，所述步驟（3)、（7)中的摻雜雜質選自V族 η型雜質或III族ρ型雜質，兩步中雜質所選為不同種類。
8. 如權利要求4所述的制備方法，其特征是，所述步驟（3)和（7)中的固相反應金屬材 料選自Pt、Er、Co、Ni以及其他可與襯底半導體材料通過退火形成化合物的金屬，兩步中的 金屬為同一種金屬。
9. 如權利要求4所述的制備方法，其特征是，所述步驟（4)中的High-K柵介質與金屬 柵組合層材料選自 Hf02/TiN，或 HfSiON、HfZrO、HfMgO、HfAlO。
10. 如權利要求4所述的制備方法，其特征是，所述步驟（4)和（5)中的介質層材料選 自二氧化硅、二氧化鉿或氮化鉿。
11. 如權利要求4所述的制備方法，其特征是，所述步驟（7)中的介質層材料選自二氧 化硅、二氧化鉿或氮化鉿。
【文檔編號】H01L29/423GK104157687SQ201410392305
【公開日】2014年11月19日 申請日期:2014年8月11日 優先權日:2014年8月11日
【發明者】孫雷, 徐浩, 張一博, 韓靜文, 王漪, 張盛東 申請人:北京大學