一種高電子遷移率晶體管及其制備方法

一種高電子遷移率晶體管及其制備方法
【專利摘要】本發明提供了一種高電子遷移率晶體管，包括層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層、鈍化層及形成于所述勢壘層上的源極、柵極、漏極，所述柵極設置于所述源極與所述漏極之間，所述高電子遷移率晶體管設有凹部，所述凹部設有凹部底壁及連接于所述凹部底壁的凹部側壁，所述高電子遷移率晶體管還設有用于抑制漏電的保護層，所述保護層覆蓋所述凹部側壁。本發明高電子遷移率晶體管通過于凹部側壁設置保護層，從而在保持鈍化層可有效抑制電流崩塌的同時，防止鈍化層與凹部側壁形成導電通道而導致的器件漏電增加。本發明還提供所述高電子遷移率晶體管的制備方法。所述方法與常規工藝兼容，不需要額外的光刻步驟，實現簡單。
【專利說明】一種高電子遷移率晶體管及其制備方法

【技術領域】
[0001]本發明涉及電子【技術領域】，尤其涉及一種高電子遷移率晶體管(HEMT，HighElectron Mobility Transistor)及其制備方法。

【背景技術】
[0002]GaN(氮化鎵)作為第三代半導體材料，具有高擊穿場強、高熱穩定性、高電子飽和漂移速度等出色的性能。GaN經過調制摻雜形成的AlGaN/GaN(氮化鋁鎵/氮化鎵)半導體異質結構，界面處產生具有很高載流子濃度和遷移率的二維電子氣(2DEG，Two-Dimens1nal Electron Gas),被認為是制作高功率射頻器件和耐高壓開關器件的最佳材料。
[0003]AlGaN/GaN異質結HEMT的理論輸出功率密度可以達到10?20W/mm，幾乎比GaAs (砷化鎵)HEMT器件與Si LDMOS (橫向擴散金屬氧化物半導體)器件的輸出功率密度高出一個數量級。如此高的輸出功率密度，除了可以實現高輸出功率外，在相同的輸出功率條件下，AlGaN/GaN高電子遷移率晶體管能有效降低器件尺寸，降低成本，增加器件阻抗，而獲得更大帶寬。此外，高擊穿電壓也使得AlGaN/GaN高電子遷移率晶體管在無線基站應用時，可以簡化，甚至省略供電轉換電路，從而提升電壓轉化效率。因此，基于AlGaN/GaN高電子遷移率晶體管的功率放大器(PA，Power Amplifier)特別適合無線基站的應用。
[0004]目前，AlGaN/GaN高電子遷移率晶體管存在的一個關鍵問題是電流崩塌(CurrentCollapse)。電流崩塌形成的原因之一是材料表面存在的高密度電子陷阱(ElectronTraps)在器件關斷時的高柵漏電場情況下，俘獲從柵極隧穿的電子而在柵極和漏極之間形成的“虛柵”(Virtual Gate)。由于被電子陷阱俘獲的電子釋放時間常數較長，使得器件在從關斷到開啟的過程中，溝道電子被“虛柵”部分耗盡而使源漏電流降低。電流崩塌在高功率射頻器件中嚴重影響器件的輸出功率密度；在耐高壓開關器件中影響器件的開啟速度。
[0005]現有一種AlGaN/GaN高電子遷移率晶體管，其制程工藝為:在襯底上沉積成核層；在上述成核層上沉積緩沖層；在上述緩沖層上沉積GaN (氮化鎵)溝道層；在上述溝道層上沉積AlGaN (氮化鎵鋁)勢壘層；形成與GaN溝道層2DEG接觸的源極和漏極；通過干刻蝕法形成沿源極和漏極邊界的平頂隔離結構(Mesa Isolat1n);在上述勢魚層上沉積SiNx (氮化硅)介質材料形成表面鈍化；在源漏極之間形成柵極。SiNx表面鈍化能有效降低AlGaN/GaN HEMT材料表面電子陷阱密度，抑制柵極與漏極之間“虛柵”的形成，從而達到抑制電流崩塌的效果。
[0006]盡管SiNx表面鈍化技術能有效的抑制電流崩塌，該技術卻也同時引入了新的問題:器件的隔離漏電(Isolat1n Leakage Current)、柵漏電(Gate Leakage Current)和漏漏電(Drain Leakage Current)均明顯增加。漏電的增加將降低器件的擊穿電壓、增加靜態功耗，并帶來器件的穩定性、線性度、噪音以及電流崩塌等問題。SiNx表面鈍化后漏電增加的主要原因是由于SiNx與被刻蝕過的GaN表面(凹部底壁)和側壁形成導電溝道。漏極通過2DEG與所述導電溝道與源極形成連接，引起器件隔離漏電、漏漏電的顯著增加。


【發明內容】

[0007]提供一種高電子遷移率晶體管及其制備方法，在有效抑制電流崩塌的同時減少高電子遷移率晶體管的漏電增加。
[0008]第一方面，提供一種高電子遷移率晶體管，包括層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層、鈍化層及形成于所述勢壘層上的源極、柵極、漏極，所述柵極設置于所述源極與所述漏極之間，所述高電子遷移率晶體管設有凹部，所述凹部自所述鈍化層開設且貫通所述鈍化層及所述勢壘層，并延伸至所述溝道層中，所述凹部設有凹部底壁及連接于所述凹部底壁的凹部側壁，所述高電子遷移率晶體管還設有用于抑制漏電的保護層，所述保護層覆蓋所述凹部側壁。
[0009]在第一方面的第一種可能的實現方式中，所述鈍化層還覆蓋于所述保護層之上。
[0010]結合第一方面的第一種可能的實現方式，在第一方面的第二種可能的實現方式中，所述鈍化層還覆蓋于所述凹部底壁。
[0011]結合第一方面或第一方面的第一或第二種可能的實現方式，在第一方面的第三種可能的實現方式中，所述源極設有靠近勢壘層設置的源極底面、背離所述勢壘層的源極頂面及連接于所述源極頂面與所述源極底面之間的源極側面，所述漏極設有靠近勢壘層設置的漏極底面、背離所述勢壘層的漏極頂面及連接于所述漏極頂面與所述漏極底面之間的漏極側面，所述保護層覆蓋所述源極側面和所述漏極側面。
[0012]結合第一方面的第三種可能的實現方式，在第一方面的第四種可能的實現方式中，所述鈍化層還覆蓋于所述源極側面及所述漏極側面上的保護層。
[0013]結合第一方面的第三種可能的實現方式，在第一方面的第五種可能的實現方式中，所述鈍化層還設置于所述源極側面與所述覆蓋源極側面的保護層之間，所述鈍化層還設置于所述漏極側面與覆蓋所述漏極側面的保護層之間。
[0014]結合第一方面或第一方面的第一種至第五種中任一項可能的實現方式，在第一方面的第六種可能的實現方式中，所述鈍化層采用氮化硅制成。
[0015]結合第一方面或第一方面的第一種至第六種中任一項可能的實現方式，在第一方面的第七種可能的實現方式中，所述保護層采用二氧化硅制成。
[0016]結合第一方面或第一方面的第一種至第七種中任一項可能的實現方式，在第一方面的第八種可能的實現方式中，所述柵極采用與所述勢壘層表面直接接觸的肖特基柵；或采用與所述鈍化介質層表面接觸的柵極；或采用部分與所述勢壘層表面接觸、部分與所述鈍化介質層表面接觸的場板結構柵極。
[0017]第二方面，提供一種高電子遷移率晶體管制備方法，包括
[0018]形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層，于所述勢壘層上設置源極、漏極；
[0019]刻蝕所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁；
[0020]設置用于抑制漏電的保護層，所述保護層覆蓋凹部的凹部底壁、凹部側壁及勢壘層；
[0021]去除形成于所述勢壘層和所述凹部底壁上的保護層；
[0022]設置鈍化層，所述鈍化層覆蓋所述凹部底壁、所述凹部側壁及所述勢壘層，且所述鈍化層覆蓋于所述保護層之上；
[0023]設置柵極。
[0024]第二方面的第一種可能的實現方式中，所述設置保護層時，所述保護層覆蓋源極的源極側面、源極頂面、漏極的漏極側面及漏極頂面。
[0025]結合第二方面的第一種可能的實現方式，在第二方面的第二種可能的實現方式中，在去除形成于所述勢壘層和所述凹部底壁上的保護層時，一并去除形成于所述源極頂面及所述漏極頂面的保護層。
[0026]結合第二方面的第二種可能的實現方式，在第二方面的第三種可能的實現方式中，所述設置鈍化層時，所述鈍化層還可一并設置于所述源極的源極側面與源極頂面、所述漏極的漏極側面與漏極頂面之上，且所述鈍化層覆蓋于所述保護層之上。
[0027]結合第二方面的第三種可能的實現方式，在第二方面的第四種可能的實現方式中，在設置所述鈍化層后，去除形成于所述源極頂面和所述漏極頂面的鈍化層。
[0028]結合第二方面及第二方面的第一種至第四種可能的實現方式，在第二方面的第五種可能的實現方式中，在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
[0029]結合第二方面的第五種可能的實現方式，在第二方面的第六種可能的實現方式中，所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
[0030]結合第二方面及第二方面的第二種可能的實現方式，在第二方面的第七種可能的實現方式中，所述去除形成于所述勢壘層、所述凹部底壁、所述源極頂面及所述漏極頂面上的保護層包括:
[0031 ] 采用各向異性的干刻蝕方法進行刻蝕。
[0032]結合第二方面的第七種可能的實現方式，在第二方面的第八種可能的實現方式中，所述保護層采用活性離子刻蝕方法對形成于所述勢壘層、所述凹部底壁、所述源極頂面及所述漏極頂面上的保護層進行刻蝕。
[0033]第三方面，提供一種高電子遷移率晶體管制備方法，包括
[0034]形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層，于所述勢壘層上設置源極、漏極；
[0035]設置鈍化層，所述鈍化層覆蓋勢壘層；
[0036]刻蝕所述鈍化層及與所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁；
[0037]設置用于抑制漏電的保護層，所述保護層覆蓋所述鈍化層及所述凹部底壁、凹部側壁；
[0038]去除形成于所述鈍化層及所述凹部底壁上的保護層；
[0039]設置柵極。
[0040]在第三方面的第一種可能的實現方式中，在所述設置鈍化層時，所述鈍化層覆蓋所述源極的源極側面及源極頂面、所述漏極的漏極側面及漏極頂面。
[0041]結合第三方面的第一種可能的實現方式，在第三方面的第二種可能的實現方式中，在所述設置保護層時，所述保護層還覆蓋于所述源極及漏極之上的所述鈍化層。
[0042]結合第三方面的第二種可能的實現方式，在第三方面的第三種可能的實現方式中，在去除形成于所述勢壘層上鈍化層及所述凹部底壁上的保護層時，一并去除形成于所述源極頂面和所述漏極頂面的保護層。
[0043]結合第三方面的第三種可能的實現方式，在第三方面的第四種可能的實現方式中，在去除形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層后，所述制備方法還包括:
[0044]去除形成于所述源極頂面和所述漏極頂面的鈍化層。
[0045]結合第三方面及第三方面的第一種至第四種可能的實現方式，在第三方面的第五種可能的實現方式中，在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
[0046]結合第三方面的第五種可能的實現方式，在第三方面的第六種可能的實現方式中，所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
[0047]結合第三方面的第三種可能的實現方式，在第三方面的第七種可能的實現方式中，去除形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層包括:
[0048]采用各向異性的干刻蝕方法對形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層進行刻蝕。
[0049]第四方面，提供一種高電子遷移率晶體管制備方法，其特征在于:包括
[0050]形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層；
[0051 ] 設置鈍化層，所述鈍化層覆蓋勢壘層；
[0052]于所述勢壘層上設置源極、漏極；
[0053]刻蝕所述鈍化層及與所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁；
[0054]設置保護層，所述保護層覆蓋所述凹部底壁、所述凹部側壁及所述勢壘層；
[0055]去除形成于所述勢壘層及所述凹部底壁上的所述保護層；
[0056]設置柵極。
[0057]在第四方面的第一種可能的實現方式中，所述設置保護層時，所述保護層覆蓋于所述源極的源極側面及源極頂面、所述漏極的漏極側面及漏極頂面。
[0058]結合第四方面的第一種可能的實現方式，在第四方面的第二種可能的實現方式中，在去除形成于所述勢壘層及所述凹部底壁上的保護層時，一并去除形成于所述源極頂面和所述漏極頂面的保護層。
[0059]結合第四方面及第四方面的第一種、第二種可能的實現方式，在第四方面的第三種可能的實現方式中，在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
[0060]結合第四方面的第三種可能的實現方式，在第四方面的第四種可能的實現方式中，所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
[0061]結合第四方面的第二種可能的實現方式，在第四方面的第五種可能的實現方式中，所述去除形成于所述源極頂面、所述漏極頂面、所述勢壘層及所述凹部底壁上的所述保護層包括:
[0062]采用各向異性的干刻蝕方法對形成于所述源極頂面、所述漏極頂面、所述勢壘層及所述凹部底壁上的保護層進行刻蝕。
[0063]本發明實施例提供的高電子遷移率晶體管及該高電子遷移率晶體管的制備方法，通過在該高電子遷移率晶體管的凹部側壁設置保護層，從而在保持鈍化層可有效抑制電流崩塌的同時，防止鈍化層與凹部側壁形成導電通道而導致的器件漏電增加。本發明的高電子遷移率晶體管的制備方法制作工藝與常規工藝兼容，不需要額外的光刻步驟，實現簡單。

【專利附圖】

【附圖說明】
[0064]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0065]圖1至圖6是本發明第一較佳實施方式提供的高電子遷移率晶體管在各個制備階段的剖視示意圖；
[0066]圖7是圖6中高電子遷移率晶體管沿A-A方向的剖視示意圖；
[0067]圖8是如圖6所示的高電子遷移率晶體管的高電子遷移率晶體管制備方法的流程示意圖；
[0068]圖9至圖14是本發明第二較佳實施方式提供的高電子遷移率晶體管在各個制備階段的剖視示意圖；
[0069]圖15是如圖14所示的高電子遷移率晶體管的高電子遷移率晶體管制備方法的流程不意圖；
[0070]圖16至圖21是本發明第三較佳實施方式提供的高電子遷移率晶體管在各個制備階段的剖視示意圖；
[0071]圖22是如圖21所示的高電子遷移率晶體管的高電子遷移率晶體管制備方法的流程不意圖。

【具體實施方式】
[0072]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0073]在以下詳細描述中，當諸如層、區域或襯底之類的元件被稱為在另一元件“上”時，它可以是直接在該另一元件上，或者還可設置有中間元件。且，諸如“內”、“外”、“上”、“下”、“之中”、“之外”之類的相對術語及其類似術語在本文中可用于描述一層與另一區域的相對關系。
[0074]另，本發明中提供的附圖為示意性圖示。可理解的是，本發明中所述的各個元件、層、區域可具有與說明書附圖所示的尺寸相比不同的相對尺寸。且圖示形狀可由于制造技術和/或公差而導致相應變化。本發明的實施例不應解釋為限制于本文所示的各區域的特定形狀，而應包括例如由于制造而導致的形狀的偏差。因此，附圖本質上為示意性的，并非意在限制本發明的范圍。
[0075]本發明第一實施例描述了一種高電子遷移率晶體管HEMT100，圖1至圖6為該HEMT100在制備流程中的不同階段的結構示意圖，該HEMT器件100，包括襯底101、成核層102、緩沖層103、溝道層104、勢壘層105、形成于所述勢壘層105上的源極106、柵極107、漏極108。成核層102、緩沖層103、溝道層104、勢壘層105形成于襯底101并依次層疊設置。
[0076]在本實施例中，襯底101可采用硅(Si)襯底、碳化硅(SiC)襯底、藍寶石(Al2O3)襯底。本發明中的高電子遷移率晶體管100可采用金屬有機化合物化學氣相沉淀(M0CVD，Metal-organic Chemical Vapor Deposit1n)或分子束夕卜延(MBE, Molecular BeamEpitaxy)作為生長工具，于襯底101生長形成成核層102、緩沖層103、溝道層104與勢壘層105。
[0077]在本實施例中，成核層102采用氮化鎵(GaN)或氮化鋁(AlN)或氮化鎵鋁(AlGaN)或氮化鎵、氮化鋁、氮化鎵鋁的組合層制成。緩沖層103與溝道層104均采用氮化鎵或氮化鋁制成。勢壘層105采用氮化鎵鋁制成(勢壘層105中鋁含量與緩沖層103和溝道層104的鋁含量不同)，用于配合溝道層104并在溝道層104與勢壘層105相接區域通過極化作用產生二維電子氣(2DEG)109，從而導通電流。
[0078]源極106與漏極108用于在電場效應下使所述二維電子氣109于所述源極106與漏極108之間的溝道層104內流動，所述源極106與漏極108之間的導通發生在溝道層104中的二維電子氣109處。所述柵極107設置于源極106與漏極108之間，用于允許或阻礙二維電子氣109的通過。源極106、漏極108、柵極107可采用任意合適金屬或其他材料制成。
[0079]可以理解的是，所述高電子遷移率晶體管100還可設置間隔層(圖未示)，間隔層設置于溝道層104與勢壘層105之間，間隔層可采用具有較大的禁帶寬度(Band gap)的AlN制成，從而增強極化作用、提高二維電子氣109濃度。可以理解的是，本實施例中的各個層級可根據需要設置或省略。所述高電子遷移率晶體管100還可設置帽層(圖未示)，所述帽層可提高所述高電子遷移率晶體管100的閾值電壓，所述帽層設置于所述勢壘層105之上，所述帽層可采用GaN或AlN或AlGaN或InGaN (氮化銦鎵)制成。
[0080]進一步的，所述高電子遷移率晶體管100還設有鈍化層110，鈍化層110采用SiNx(氮化硅)制成，其用于對高電子遷移率晶體管100進行表面鈍化，從而降低高電子遷移率晶體管100表面電子陷阱密度，抑制電流崩塌。可以理解的是，所述鈍化層110可采用可降低高電子遷移率晶體管100表面電子陷阱密度、抑制高電子遷移率晶體管電流崩塌的適用材料制成。
[0081]進一步的，所述高電子遷移率晶體管100還設有保護層111，所述保護層111用于抑制高電子遷移率晶體管100的漏電。所述保護層111采用二氧化硅(S12)制成。所述高電子遷移率晶體管100通過鈍化層110抑制電流崩塌，同時利用保護層111來消除鈍化層110表面鈍化對器件漏電的影響。可以理解的是，所述保護層111可采用其他相對于鈍化層110具有更高的禁帶寬度(Band gap)、能抑制導電溝道形成的適用材料制成。
[0082]請參見圖2，所述源極106包括靠近勢壘層105設置的源極底面1061、背離所述勢壘層105的源極頂面1063及連接于所述源極頂面1063與所述源極底面1061之間的源極側面1065。所述漏極107包括靠近勢壘層105設置的漏極底面1071、背離所述勢壘層105的漏極頂面1073及連接于所述漏極頂面1073與所述漏極底面1071之間的漏極側面1075。
[0083]所述高電子遷移率晶體管100通過干法刻蝕的方式刻蝕形成凹部120，所述凹部120圍合形成用于界定元件區的平頂隔離結構(Mesa Isolat1n)，源極106、柵極107與漏極108設置于該平頂隔離結構之上。在本實施例中，凹部120自高電子遷移率晶體管100的鈍化層110開設，并貫通鈍化層110、勢壘層105，并延伸至溝道層104中。在實際使用中，由于溝道層104厚度較小，為保證凹部120設置到位，凹部120也可將所述溝道層104貫通，并進一步延伸至緩沖層103。所述凹部120設有形成于緩沖層103的凹部底壁1201及連接于所述凹部底壁1201的凹部側壁1203。所述凹部側壁1203大致垂直于所述二維電子氣(2DEG)109的導通方向。
[0084]請一并參見圖6，在本實施例中，所述保護層111形成于所述凹部側壁1203、源極側面1065、漏極側面1075之上。所述鈍化層110覆蓋所述勢壘層105及所述保護層111。圖7是圖6中高電子遷移率晶體管沿A-A方向的剖視示意圖。進一步的，為保證高電子遷移率晶體管能正常關斷，柵極107需跨過整個平頂隔離結構(Mesa Isolat1n)，由勢壘層105延伸至凹部120的凹部側壁1203和凹部底壁1201，由于溝道層104與勢壘層105之間的導電通道109的形成，因此柵極金屬容易于凹部側壁1203與導電通道109形成漏電通道，導致柵漏電的明顯增大。因此在本實施例中，所述保護層111、鈍化層110及延伸至凹部120的凹部側壁1203的柵極107依次覆蓋凹部側壁1203，減少柵漏電。鈍化層110還覆蓋于所述凹部底壁1201。
[0085]請一并參見圖8，本發明提供一種如第一較佳實施方式中所述高電子遷移率晶體管100的高電子遷移率晶體管制備方法，包括以下步驟:
[0086]步驟S11，形成層疊設置的襯底101、成核層102、緩沖層103、溝道層104、勢壘層105，于所述勢壘層105上設置源極106、漏極108。如圖1所示，本步驟中具體包括:在襯底101上沉積形成成核層102 ;在上述成核層102上沉積形成緩沖層103 ;在上述緩沖層103上沉積形成溝道層104 ;在上述溝道層104上沉積形成勢壘層105 ;于勢壘層105上形成與溝道層104 二維電子氣接觸的源極106和漏極108 ;步驟Sll中包括的高電子遷移率晶體管100各層的形成過程與現有技術中高電子遷移率晶體管的標準處理步驟一致，在此不再贅述。
[0087]步驟12，刻蝕勢壘層105以形成凹部120，從而構成平頂隔離結構(MesaIsolat1n),所述源極106和漏極108設置于所述平頂隔離結構。如圖2所示,此本步驟中，凹部120自高電子遷移率晶體管100的勢壘層105向高電子遷移率晶體管100內部延伸，刻蝕深度超過勢壘層105、所述溝道層104相接區域的二維電子氣109處，延伸至所述溝道層104中。
[0088]步驟13，設置用于抑制漏電的保護層111，所述保護層111覆蓋凹部120的凹部底壁1201、凹部側壁1203、勢壘層105。可以理解的是，在此步驟中，所述保護層111同樣覆蓋源極106的源極側面1065、源極頂面1063、漏極108的漏極側面1075及漏極頂面1073。如圖3所示，此本步驟中，所述保護層111采用Si02( 二氧化硅)制成。保護層111的生長方式可采用化學氣相沉積(CVD, Chemical Vapor Deposit1n)、等離子體增強化學氣相沉積法(PECVD, Plasma Enhanced Chemical Vapor Deposit1n)、原子層沉積(ALD, atomiclayer deposit1n)或派射等各向同性沉積方式。此步驟中保護層111覆蓋凹部側壁1203,對凹部側壁1203形成保護作用。
[0089]步驟14，去除形成于勢壘層105和凹部底壁1201上的保護層111。可以理解的是，在此步驟中，可一并去除形成于源極頂面1063及漏極頂面1073的保護層111。如圖4所示，在此步驟中，通過刻蝕的方式去除沉積于源極頂面1063、漏極頂面1073及勢壘層105上的保護層111，并保留沉積于凹部側壁1203、源極側面1065、漏極側面1075上的保護層
111。在此步驟中，可采用如活性離子刻蝕(RIE, Reactive 1n Etching)等各向異性的干刻蝕方法。
[0090]步驟15，設置鈍化層110。如圖5所示，在此步驟中，鈍化層110設置于所述凹部底壁1201、凹部側壁1203、勢壘層105之上，且鈍化層110覆蓋于所述保護層111之上。可以理解的是，在此步驟中，所述鈍化層110還可一并設置于源極106的源極側面1065、源極頂面1063、漏極108的漏極側面1075及漏極頂面1073之上，且鈍化層110覆蓋于所述保護層111之上。
[0091]鈍化層110的生長方式可以采用原位鈍化(in-situ passivat1n),如MOCVD,MBE等；或是非原位鈍化的方式(ex-situ passivat1n),如PECVD、ALD、CVD和派射等。
[0092]步驟16，如圖6所示，去除形成于源極頂面1063、漏極頂面1073的鈍化層110。
[0093]步驟17，設置柵極107。如圖6所示，在此步驟中，所述柵極的設置過程與現有技術中的工藝一致，包括鈍化層110進一步刻蝕及柵金屬沉積等步驟，在此不再贅述。
[0094]本實施例的高電子遷移率晶體管制備方法引入保護層111對凹部120的凹部側壁1203進行絕緣保護，實現簡單。在設置鈍化層110抑制電流崩塌的同時，利用保護層111解決鈍化層110表面鈍化引入的漏電增加問題。
[0095]本發明第二實施例描述了一種高電子遷移率晶體管HEMT200，圖9至圖14為該HEMT200在制備流程中的不同階段的結構示意圖，該HEMT200的結構與第一較佳實施例的高電子遷移率晶體管100大致相同，包括層疊設置的襯底201、成核層202、緩沖層203、溝道層204、勢壘層205及形成于所述勢壘層205上的源極206、柵極207、漏極208。進一步的，所述高電子遷移率晶體管200還設有鈍化層210及保護層211。所述源極206設有源極底面2061、源極頂面2063及源極側面2065。所述漏極207設有漏極底面2071、漏極頂面2073及漏極側面2075。所述高電子遷移率晶體管100還設有凹部220，所述凹部220設有凹部底壁2201及連接于所述凹部底壁2201的凹部側壁2203。
[0096]本實施例中的高電子遷移率晶體管200與第一較佳實施例高電子遷移率晶體管100的不同之處在于:
[0097]所述保護層211形成于所述源極側面2065、漏極側面2075及凹部側壁2203之上。所述鈍化層210形成于所述源極側面2065與所述保護層211之間，所述鈍化層210還形成于漏極側面2075與所述保護層211之間，且所述鈍化層210覆蓋所述勢壘層205。
[0098]請參見圖15，本實施例的高電子遷移率晶體管200的制備方法中的各個步驟中的制程與第一較佳實施例的高電子遷移率晶體管100的制備方法各個步驟中的制程大致相同。
[0099]本實施例中的高電子遷移率晶體管200的制備方法包括:
[0100]步驟21，如圖9所示，形成層疊設置的襯底201、成核層202、緩沖層203、溝道層204、勢壘層205，于所述勢壘層205上設置源極206、漏極208。
[0101]步驟22，設置鈍化層210。如圖10所示，在此步驟中，鈍化層210覆蓋勢壘層205。可以理解的是，所述鈍化層210也可一并覆蓋所述源極206的源極側面2065、源極頂面2063、漏極208的漏極側面2075及漏極頂面2073。
[0102]步驟23，如圖11所示，刻蝕勢壘層205與鈍化層210以形成凹部220，從而構成平頂隔離結構。凹部20設有凹部底壁2201、凹部側壁2203。所述凹部220延伸至所述溝道層204中，
[0103]步驟24，如圖12所示，設置用于抑制漏電的保護層211，所述保護層211覆蓋鈍化層210及凹部220的凹部底壁2201、凹部側壁2203。當所述鈍化層210 —并覆蓋所述源極206的源極側面2065、源極頂面2063、漏極208的漏極側面2075及漏極頂面2073時，所述保護層211覆蓋于所述源極206及漏極208之上所述鈍化層210。
[0104]步驟25，如圖13所示，去除形成于所述鈍化層210及凹部底壁2201上的保護層211。可以理解的是，在本實施例中，可一并去除形成于所述源極頂面2063、漏極頂面2073的保護層211。
[0105]步驟26，如圖14所示，去除形成于源極頂面2063、漏極頂面2073的鈍化層210。可以理解的是，本制備方法中，也可根據需要保留形成于除所述源極頂面2063、漏極頂面2073外的保護層211，從而可省略步驟25，于步驟26 —并去除形成于源極頂面2063、漏極頂面2073的保護層211和鈍化層210。
[0106]步驟27，如圖14所示，設置柵極207。
[0107]本實施例中的HEMT制備方法與第一較佳實施例的不同之處在于，將鈍化層210的表面工藝提前，可避免保護層211過刻(over etch)時刻蝕氣體對高電子遷移率晶體管200的表面的影響。
[0108]在本實施例中的制備方法中，如高電子遷移率晶體管200對其頂面的厚度無特定要求時，可在步驟25時保留覆蓋于所述勢壘層205和鈍化層210保護層211。
[0109]本實施例的制備方法中，鈍化層210設置步驟提前于保護層211之前，從而可避免如本發明的第一實施例中所述的制備方法中由于保護層111過刻(over etch)時的刻蝕氣體對材料表面的影響。在本實施例的制備方法中，保護層211過刻時同樣會對鈍化層210造成刻蝕作用，但是由于保護層211的刻蝕速率高于鈍化層210的刻蝕速率，因此在本實施例中的制備方法中容易對針對保護層211的選擇性刻蝕進行控制。且即使具有少量的保護層211殘留或少量的鈍化層210被刻蝕也不會對高電子遷移率晶體管性能造成影響。且為避免此種可能的影響，可在在本實施例的制備方法中，步驟22設置鈍化層210時控制并增加鈍化層210的沉積厚度，從而避免對鈍化層210刻蝕造成對高電子遷移率晶體管性能的影響。另，覆蓋于源極頂面2063、漏極頂面2073的鈍化層210、保護層211可在步驟25中保留，并于步驟26中一并去除。
[0110]本發明第三實施例描述了一種高電子遷移率晶體管300，圖16至21為該HEMT300在制備流程中的不同階段的結構示意圖，該HEMT300的結構與第二較佳實施例的高電子遷移率晶體管200大致相同，包括層疊設置的襯底301、成核層302、緩沖層303、溝道層304、勢壘層305及形成于所述勢壘層305上的源極306、柵極307、漏極308。進一步的，所述高電子遷移率晶體管300還設有鈍化層310及保護層311。所述源極306設有源極底面3061、源極頂面3063及源極側面3065。所述漏極307設有漏極底面3071、漏極頂面3073及漏極側面3075。所述高電子遷移率晶體管100還設有凹部320，所述凹部320設有凹部底壁3201及連接于所述凹部底壁3201的凹部側壁3203。
[0111]本實施例中的高電子遷移率晶體管300與第一較佳實施例高電子遷移率晶體管100的不同之處在于:
[0112]所述保護層311形成于所述源極側面3065、漏極側面3075及凹部側壁3203之上。所述鈍化層210覆蓋所述勢壘層205。
[0113]請參見圖22，本實施例的高電子遷移率晶體管300的制備方法中的各個步驟的制程與第二較佳實施例的高電子遷移率晶體管200的制備方法各個步驟的制程大致相同。
[0114]本實施例中的高電子遷移率晶體管300的制備方法包括:
[0115]步驟31，如圖16所示，形成層疊設置的襯底301、成核層302、緩沖層303、溝道層
304、勢壘層305。
[0116]步驟32，設置鈍化層310。如圖16所示，在此步驟中，鈍化層310沉積于勢壘層
305。
[0117]步驟33，如圖17所示，于所述勢壘層305上設置源極306、漏極308。
[0118]步驟34，如圖18所示，刻蝕勢壘層305及鈍化層310以形成凹部320，從而構成平頂隔離結構。凹部30設有凹部底壁3201、凹部側壁3203。所述凹部320延伸至所述溝道層304中，
[0119]步驟35，如圖19所示，設置用于抑制漏電的保護層311，所述保護層311覆蓋凹部320的凹部底壁3201、凹部側壁3203、勢壘層305。可以理解的是，在本實施例中，所述保護層311 —并覆蓋于所述源極306的源極側面3065、源極頂面3063、漏極308的漏極側面3075及漏極頂面3073。
[0120]步驟36，如圖20所示，去除形成于所述勢壘層305及凹部底壁3201上的保護層311。可以理解的是，在本實施例中，可一并去除形成于所述源極頂面3063、漏極頂面3073的保護層311。
[0121]步驟37，如圖21所示，設置柵極307。所述柵極307可以采用與勢壘層3105表面直接接觸的肖特基柵；也可以采用與鈍化介質層表面接觸的柵極307;也可以采用部分與勢壘層305表面接觸，部分與鈍化介質層表面接觸的場板結構的柵極307。
[0122]本實施例中將沉積鈍化層310進一步提前至設置源極306、漏極308之前，并將保護層311直接覆蓋于所述凹部側壁3203，最大可能地消除制作工藝對高電子遷移率晶體管的表面的影響。
[0123]本發明提供了一種可有效抑制電流崩塌且防止漏電增加的高電子遷移率晶體管及該高電子遷移率晶體管的制備方法，本發明的高電子遷移率晶體管通過于凹部側壁設置保護層，從而在保持鈍化層可有效抑制電流崩塌的同時，防止鈍化層與凹部側壁形成導電通道而導致的器件漏電增加。本發明的高電子遷移率晶體管的制備方法制作工藝與常規工藝兼容，不需要額外的光刻步驟，實現簡單。
[0124]以上所揭露的僅為本發明一種較佳實施例而已，當然不能以此來限定本發明之權利范圍，本領域普通技術人員可以理解實現上述實施例的全部或部分流程，并依本發明權利要求所作的等同變化，仍屬于發明所涵蓋的范圍。
【權利要求】
1.一種高電子遷移率晶體管，其特征在于:包括層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層、鈍化層及形成于所述勢壘層上的源極、柵極、漏極，所述柵極設置于所述源極與所述漏極之間，所述高電子遷移率晶體管設有凹部，所述凹部自所述鈍化層開設且貫通所述鈍化層及所述勢壘層，并延伸至所述溝道層中，所述凹部設有凹部底壁及連接于所述凹部底壁的凹部側壁，所述高電子遷移率晶體管還設有用于抑制漏電的保護層，所述保護層覆蓋所述凹部側壁。
2.如權利要求1所述的高電子遷移率晶體管，其特征在于:所述鈍化層還覆蓋于所述保護層。
3.如權利要求2所述的高電子遷移率晶體管，其特征在于:所述鈍化層還覆蓋于所述凹部底壁。
4.如權利要求1至3中任一項所述的高電子遷移率晶體管，其特征在于:所述源極設有靠近勢壘層設置的源極底面、背離所述勢壘層的源極頂面及連接于所述源極頂面與所述源極底面之間的源極側面，所述漏極設有靠近勢壘層設置的漏極底面、背離所述勢壘層的漏極頂面及連接于所述漏極頂面與所述漏極底面之間的漏極側面，所述保護層覆蓋所述源極側面和所述漏極側面。
5.如權利要求4所述的高電子遷移率晶體管，其特征在于:所述鈍化層還覆蓋于所述源極側面及所述漏極側面上的保護層。
6.如權利要求4所述的高電子遷移率晶體管高電子遷移率晶體管，其特征在于:所述鈍化層還設置于所述源極側面與所述覆蓋源極側面的保護層之間，所述鈍化層還設置于所述漏極側面與覆蓋所述漏極側面的保護層之間。
7.如權利要求1至6中任一項所述的高電子遷移率晶體管，其特征在于:所述鈍化層采用氮化硅制成。
8.如權利要求1至7中任一項所述的高電子遷移率晶體管，其特征在于:所述保護層采用二氧化硅制成。
9.如權利要求1至8中任一項所述的高電子遷移率晶體管，其特征在于:所述柵極采用與所述勢壘層表面直接接觸的肖特基柵；或采用與所述鈍化介質層表面接觸的柵極；或采用部分與所述勢壘層表面接觸、部分與所述鈍化介質層表面接觸的場板結構柵極。
10.一種高電子遷移率晶體管制備方法，其特征在于:包括 形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層，于所述勢壘層上設置源極、漏極； 刻蝕所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁； 設置用于抑制漏電的保護層，所述保護層覆蓋凹部的凹部底壁、凹部側壁及勢壘層； 去除形成于所述勢壘層和所述凹部底壁上的保護層； 設置鈍化層，所述鈍化層覆蓋所述凹部底壁、所述凹部側壁及所述勢壘層，且所述鈍化層覆蓋于所述保護層之上； 設置柵極。
11.如權利要求10所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層覆蓋源極的源極側面、源極頂面、漏極的漏極側面及漏極頂面。
12.如權利要求11所述的高電子遷移率晶體管制備方法，其特征在于:在所述去除形成于所述勢壘層和所述凹部底壁上的保護層時，一并去除形成于所述源極頂面及所述漏極頂面的保護層。
13.如權利要求12所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置鈍化層時，所述鈍化層還可一并設置于所述源極的源極側面與源極頂面、所述漏極的漏極側面與漏極頂面之上，且所述鈍化層覆蓋于所述保護層之上。
14.如權利要求13所述的高電子遷移率晶體管制備方法，其特征在于:在設置所述鈍化層后，去除形成于所述源極頂面和所述漏極頂面的鈍化層。
15.如權利要求10至14中任一項所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
16.如權利要求15所述的高電子遷移率晶體管制備方法，其特征在于:所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
17.如權利要求12所述的高電子遷移率晶體管制備方法，其特征在于，所述去除形成于所述勢壘層、所述凹部底壁、所述源極頂面及所述漏極頂面上的保護層包括: 采用各向異性的干刻蝕方法對形成于所述勢壘層、所述凹部底壁、所述源極頂面及所述漏極頂面上的保護層進行刻蝕。
18.一種高電子遷移率晶體管制備方法，其特征在于:包括 形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層，于所述勢壘層上設置源極、漏極； 設置鈍化層，所述鈍化層覆蓋勢壘層； 刻蝕所述鈍化層及與所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁； 設置用于抑制漏電的保護層，所述保護層覆蓋所述鈍化層及所述凹部底壁、凹部側壁； 去除形成于所述鈍化層及所述凹部底壁上的保護層； 設置柵極。
19.如權利要求18所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置鈍化層時，所述鈍化層覆蓋所述源極的源極側面及源極頂面、所述漏極的漏極側面及漏極頂面。
20.如權利要求19所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層還覆蓋于所述源極及漏極之上的所述鈍化層。
21.如權利要求20所述的高電子遷移率晶體管制備方法，其特征在于:在去除形成于所述勢壘層上鈍化層及所述凹部底壁上的保護層時，一并去除形成于所述源極頂面和所述漏極頂面的保護層。
22.如權利要求21所述的高電子遷移率晶體管制備方法，其特征在于，在去除形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層后，所述制備方法還包括: 去除形成于所述源極頂面和所述漏極頂面的鈍化層。
23.如權利要求18至22中任一項所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
24.如權利要求23所述的高電子遷移率晶體管制備方法，其特征在于:所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
25.如權利要求21所述的高電子遷移率晶體管制備方法，其特征在于，去除形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層包括: 采用各向異性的干刻蝕方法對形成于所述勢壘層上鈍化層、所述凹部底壁、所述源極頂面和所述漏極頂面上的保護層進行刻蝕。
26.一種高電子遷移率晶體管制備方法，其特征在于:包括 形成層疊設置的襯底、成核層、緩沖層、溝道層、勢壘層； 設置鈍化層，所述鈍化層覆蓋勢壘層； 于所述勢壘層上設置源極、漏極； 刻蝕所述鈍化層及與所述勢壘層以形成凹部，所述凹部延伸至所述溝道層中，所述凹部設有凹部底壁、凹部側壁； 設置用于抑制漏電的保護層，所述保護層覆蓋所述凹部底壁、所述凹部側壁及所述勢壘層； 去除形成于所述勢壘層及所述凹部底壁上的所述保護層； 設置柵極。
27.如權利要求26所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層覆蓋于所述源極的源極側面及源極頂面、所述漏極的漏極側面及漏極頂面。
28.如權利要求27所述的高電子遷移率晶體管制備方法，其特征在于:在去除形成于所述勢壘層及所述凹部底壁上的所述保護層時，一并去除形成于所述源極頂面和所述漏極頂面的保護層。
29.如權利要求26至28中任一項所述的高電子遷移率晶體管制備方法，其特征在于:在所述設置保護層時，所述保護層采用各向同性沉積方式形成。
30.如權利要求29所述的高電子遷移率晶體管制備方法，其特征在于:所述保護層采用化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積或濺射方式形成。
31.如權利要求28所述的高電子遷移率晶體管制備方法，其特征在于，所述去除形成于所述源極頂面、所述漏極頂面、所述勢壘層及所述凹部底壁上的保護層包括: 采用各向異性的干刻蝕方法對形成于所述源極頂面、所述漏極頂面、所述勢壘層及所述凹部底壁上的保護層進行刻蝕。
【文檔編號】H01L29/778GK104134690SQ201410351182
【公開日】2014年11月5日 申請日期:2014年7月22日 優先權日:2014年7月22日
【發明者】魯微, 李海軍, 馬俊彩, 賀強, 魯明, 馬平 申請人:華為技術有限公司