使用cmos兼容反鐵電高k材料的復雜電路組件及電容器的制造方法
使用cmos兼容反鐵電高k材料的復雜電路組件及電容器的制造方法
【專利摘要】本發明涉及使用CMOS兼容反鐵電高K材料的復雜電路組件及電容器，提供具有高電容的集成電路組件及MIM/MIS電容器、形成相應集成電路組件及集成MIM/MIS電容器的方法以及控制集成電路組件及集成MIM/MIS電容器的方法。在各種實施方面中，提供襯底并在該襯底上方形成介電層或絕緣層。而且，在該介電層或絕緣層上方設置電極層。在這里，該介電層或絕緣層處于反鐵電相。在各種示例實施例中，該集成電路組件可實現MOSFET結構或電容器結構。
【專利說明】使用CMOS兼容反鐵電高K材料的復雜電路組件及電容器
【技術領域】
[0001 ] 本發明通常涉及集成電路，尤其涉及依據應用反鐵電高k材料的先進CMOS技術設計的電路組件及電容器。
【背景技術】
[0002]在當前的電子設備中，集成電路(IC)在不斷擴大的應用范圍中具有廣闊的適用性。尤其，在高性能及低能耗方面增加電子裝置的靈活性的需求推動開發愈加緊湊的裝置，其特征尺寸甚至達到深亞微米級(deep sub-micron regime),從而使當前的半導體技術易于生產尺寸在10納米級的結構。由于集成電路表示在通常為硅的半導體材料上集成的一組電子電路組件，因此與由獨立電路組件組成的分立電路相比，可將集成電路制作得較小。當今集成電路的大多數通過在給定表面面積的半導體襯底上集成多個電路組件以及被動組件實現，電路組件例如場效應晶體管(field effect transistor ;FET),也稱作金屬氧化物半導體場效應晶體管(metal oxide semiconductor field effect transistor ；M0SFET或簡稱為MOS晶體管)，被動組件例如電阻器及電容器。通常，當今集成電路包括在半導體襯底上形成的數以百萬計的單個電路組件。
[0003]MOSFET的基本功能是電子開關組件的功能，其中，流過MOSFET的源漏區之間的溝道的電流由施加相對于源漏區的電壓的柵極控制。尤其，在施加電壓超過特征電壓電平時，通過使柵極施加的電壓超過特定的電壓值來改變MOSFET的電導率狀態。該特征電壓電平，通常被稱作閾值電壓(Vt)，特征化MOSFET的開關行為。一般來說，Vt主要取決于晶體管的屬性，例如材料等。
[0004]眾所周知，傳統的MOSFET要求在300K，至少60mV的溝道電位的變化以引起電流變化10倍(也稱作亞閾值擺幅)。該最小亞閾值擺幅對操作電壓設置了基本的下限，且因而對標準MOSFET基開關的功耗設置了基本的下限。在Salahuddin等人的Nanolett.8，405(2008)中，建議使用厚度小于臨界厚度的鐵電絕緣材料替代場效應晶體管的柵極氧化物，以實現升壓變壓器來放大柵極電壓。該建議基于理論觀察到，厚度小于臨界厚度的鐵電絕緣材料提供因內部正反饋而產生有效負電容的電容器，從而提供進一步降低亞閾值擺幅的可能。在Khan等人發表的“Ferroelectric Negative CapacitanceMOSFET:Capacitance Tuning&Antiferroelectric Operat1n”，IEDM(2011)中，提出鐵電負電容場效應晶體管(negative capacitance FET ；NCFET)的設計方法，其中，MOSFET裝置的高k柵極氧化物與其上形成的鐵電介電層結合。該鐵電材料的厚度經選擇以使負電容的大小大致補償該MOSFET裝置的電容，穩定該負電容MOSFET (NCFET)以及有效增加最終的柵極電容以支持亞60mV/dec操作。在該鐵電介電層與該高k柵極氧化物之間設置金屬層，以均衡因該鐵電介電材料中疇(domain)的形成而引起的電荷不均勻。Khan等人建議設計在VDD窗口內具有反鐵電特性的NCFET的電滯回線(hysteresis loop)。
[0005]除MOSFET夕卜，典型的集成電路還可具有電容器及電阻器，它們被實施為所謂的集成被動裝置(integrated passive device ；IPD)或集成被動組件(integrated passivecomponent ;IPC),以形成功能方塊，例如阻抗匹配電路、諧波濾波器、稱合器等。通常，IPD或IPC可通過使用M0SFET制造中已知的標準半導體制造技術制造。電容器可通過金屬絕緣體半導體結構(MIS結構)或金屬絕緣體金屬結構(MIM結構)實施，該結構具有形成于絕緣材料上的金屬層，該絕緣材料相應設于MIS結構的半導體材料上或MM結構的金屬層上。MIS/MM電容器的典型應用涉及電源緩沖、RF解耦或升壓轉換器。
[0006]在改進集成電路中，已證明需要具有較高電容的電容器以便能夠在電容器的靜電場中存儲較大量的能量，而對較高性能的需求要求在較短時期內較快地充/放電。目前，由于可用的芯片面積以及在先進電容器中用作介電材料的材料所造成的限制，集成平面MIS/MIM電容器的電容被限于20fF/ μ m2。后一限制因素產生于CMOS技術中出現的污染問題，其限制先進集成電路的MIS/MIM電容器中所使用的以與CMOS技術兼容的介電材料。盡管一般來說，電容器的電容可通過增加電容器的表面、降低電容器的電極之間的距離以及增加電容器的電極之間所設置的介電材料的介電常數或k值來增加，但是，在先進集成電路中，由于隨著介電材料的厚度的降低出現漏電流，因此降低電極之間的距離受到限制。因此，當前的發展考慮通過所謂的3D電容器增加電極的表面。在該3D電容器中，在半導體襯底的表面中形成密集的孔網，使用高k介電材料填充這些孔，從而獲得較高的電容密度。不過，增加電容引出另一問題，下面參照圖1進行說明。
[0007]圖1顯示在縱坐標上繪制的MIS/MM電容器的電荷與橫坐標上繪制的在該電容器上施加的電壓之間的圖形關系。該MIS/ΜΙΜ電容器依據傳統技術形成并由發明人測量。如圖1所示，所需的高目標負載(例如15yC/cm2)涉及電容器上的高電壓降(在所示例子中約為7V)，可能引起介電擊穿，且從而威脅包括該電容器的整個集成電路的可靠性。
[0008]傳統上，具有高電容的電容器位于芯片中介層上或芯片中介層中，而且無法獲得具有高電容的合適集成電容器，致使消耗空間的外部被動組件看起來是目前唯一的選擇。
[0009]近來考慮在非易失性內存應用中的鐵電場效應晶體管(FeFET)方面使用鐵電介電材料。美國專利號8，304，823在這方面提出一種方法，建議使用包括鐵電材料的鉿和/或鋯作為鐵電場效應晶體管中的柵極氧化物。
[0010]盡管一般來說，鐵電及反鐵電介電材料具有高介電常數或k值，但當考慮先進半導體制造中的具體應用時，實施，尤其是反鐵電介電材料的實施，引起新的問題。例如，典型的反鐵薄膜具有幾百納米的厚度，并且傳統的反鐵電材料，如鈣鈦礦(例如PZT、BaTi03以及SBT)，與半導體制造環境不兼容，因為它引入污染，可能給半導體制造廠造成產量損失。
[0011]希望提供具有高電容的集成電路組件以及MM/MIS電容器。而且，希望提供一種形成具有高電容的集成電路組件的方法，以及一種控制集成電路組件的方法和一種控制具有高電容的MIM/MIS電容器的方法。
【發明內容】
[0012]下面提供本發明的簡要總結，以提供本發明的一些實施方面的基本理解。本
【發明內容】
并非詳盡概述本發明。其并非意圖識別本發明的關鍵或重要組件或劃定本發明的范圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細說明的前序。
[0013]本發明提供具有高電容的集成電路組件及MM/MIS電容器以及形成相應集成電路組件及集成MM/MIS電容器的方法。在各種實施方面中，提供襯底并在該襯底上方形成介電層或絕緣層。而且，在該介電層或絕緣層上方設置電極層。在這里，該介電層或絕緣層處于反鐵電相。在各種示例實施例中，該集成電路組件可表示MOSFET結構或電容器結構。
[0014]在本發明的第一實施方面中，提供集成電路組件。該集成電路組件包括:襯底；形成于該襯底的表面上方的介電層；以及形成于該介電層上方的電極層，其中，該介電層處于反鐵電相。
[0015]在本發明的第二實施方面中，提供集成MIM/MIS電容器。該集成MIM/MIS電容器包括:半導體襯底；形成于該半導體襯底上的底部電極；形成于該底部電極上的絕緣層；以及形成于該絕緣層上的頂部電極，其中，該絕緣層處于反鐵電相。在本發明的一些示例中，該底部電極及該頂部電極的至少其中一個可由金屬材料形成，例如包括TiN、TaN、Ru、Pt和/或類似材料。
[0016]在本發明的第三實施方面中，提供一種形成集成電路組件的方法。該方法包括:提供襯底；在該襯底上沉積非晶高k介電材料層；在該非晶高k介電材料層上沉積覆蓋層；以及在該非晶高k介電材料層的至少部分中誘導結晶，該結晶的高k介電材料層處于反鐵電相。在本發明的一些示例實施例中，可在該覆蓋層的該沉積之前誘導該結晶。在本發明的一些示例實施例中，可在該非晶高k介電材料層上沉積該覆蓋層之后誘導該結晶。
[0017]在本發明的一示例實施例中，提供一種形成集成MIM/MIS電容器的方法。該方法包括:提供襯底；在該襯底上沉積非晶聞k介電材料層；在該非晶聞k介電材料層上沉積覆蓋層；以及在該非晶高k介電材料層中誘導結晶，該結晶的高k介電材料層處于反鐵電相。在本發明的一些示例實施例中，可在該覆蓋層的該沉積之前誘導該結晶。在本發明的一些示例實施例中，可在該非晶高k介電材料層上沉積該覆蓋層之后誘導該結晶。
【專利附圖】
【附圖說明】
[0018]結合附圖參照下面的說明可理解本發明，這些附圖中類似的附圖標記代表類似的組件，其中:
[0019]圖1顯示發明人所測量的電容器的電荷密度與電壓之間的圖形關系示意圖；
[0020]圖2a至2b顯示依據本發明的示例實施例處于制造階段中的集成電路組件的剖視示意圖；
[0021 ] 圖3顯示用以提供HfO2-ZrO2固體溶液的示例ALD沉積制程中所使用的ZrO2-含量與前驅體的比例之間的圖形關系示意圖；
[0022]圖4顯示對于具有不同的氧化物混合比例的不同HfO2-ZrO2固體溶液的電滯回線以及介電常數依賴的示意圖；以及
[0023]圖5顯示依據發明人得到的本發明中電容器的電極上的電荷密度與施加于介電層的電極上的相關電壓之間的圖形關系示意圖。
[0024]盡管這里揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，并在此進行詳細說明。不過，應當理解，這里對特定實施例的說明并非意圖將本發明限于所揭露的特定形式，相反，意圖涵蓋落入由所附的權利要求定義的本發明的精神及范圍內的所有修改、等同及替代。
【具體實施方式】
[0025]下面說明本發明的各種示例實施例。出于清楚目的，不是實際實施中的全部特征都在本說明書中進行說明。當然，應當了解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當了解，此類開發努力可能復雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程序。
[0026]下面參照【專利附圖】
【附圖說明】本發明主題。附圖中示意各種結構、系統及裝置僅是出于解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明并解釋本發明的示例。這里所使用的詞語和詞組的意思應當被理解并解釋為與相關領域技術人員對這些詞語及詞組的理解一致。這里的術語或詞組的連貫使用并不意圖暗含特別的定義，也就是與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，也就是不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示于說明書中。
[0027]本發明涉及集成于芯片上或芯片中的半導體裝置以及集成于芯片上或芯片中的半導體裝置結構。這些裝置及結構可被視為集成電路組件，例如金屬氧化物半導體裝置(M0S裝置)，或者是電容器，例如MIM/MIS電容器。
[0028]當提到M0S裝置時，本領域的技術人員將了解，盡管使用表述“M0S裝置”，但并非意圖限于含金屬柵極材料和/或含氧化物柵極介電材料。
[0029]當提到MIM/MIS電容器時，本領域的技術人員將了解，盡管使用表述“MIM/MIS裝置”，但并非意圖限于含金屬電極。
[0030]本發明的集成電路組件，尤其是這里通過一些示例實施例說明的M0S裝置和/或電容器，涉及通過使用先進技術制造的組件。本發明的集成電路組件通過應用技術節點小于100納米(例如小于50納米或35納米)的技術制造。本領域的技術人員將了解，本發明建議集成電路組件具有最小長度和/或寬度尺寸小于100納米(例如小于50納米或小于35納米)的結構。
[0031]本領域的技術人員將理解，可將M0S晶體管制作為P溝道M0S晶體管或PM0S晶體管以及N溝道晶體管或NM0S晶體管，且二者經制作可具有或不具有遷移加強應力特征或應變誘導特征。通過使用PM0S和NM0S晶體管、有應力及無應力，電路設計人員可混合、匹配裝置類型，以利用最適合所設計電路的各裝置類型的最佳特性。本領域的技術人員將理解，通常可就拉伸模量說明應力及應變。
[0032]請參照圖2a至2b，下面詳細說明有關集成電路組件的本發明的各種示例實施例。圖2a顯示處于一制造階段的集成電路組件ICea，其中，提供襯底20a，并在襯底20a上方，尤其是在襯底20a的表面上方形成層堆疊25a。襯底20a可包括半導體材料。該半導體材料可選自硅、鍺、硅/鍺、硅/碳、硅/鍺/碳、砷化鎵、砷化銦、磷酸銦以及其它適當的半導體材料。在一些特定示例實施例中，該半導體襯底可由硅形成。本領域的技術人員將了解，半導體襯底20a可為單晶娃層，其表面晶向(也就是半導體襯底20a的頂部表面的表面法線的晶向)是一個主要晶向。半導體襯底20a可為塊體襯底、絕緣體上半導體(semiconductor-on-1nsulator ；S0I)襯底或混合襯底。半導體襯底20a還可具有內置應力，這并非限制本發明。半導體襯底20a可經摻雜，例如具有一個或多個阱區，或者在圖2a所示階段中未經摻雜。
[0033]如圖2a所示，在襯底20a上可形成薄介電襯里21a。在一示例實施例中，介電襯里21a可為氧化硅襯里，其厚度為幾埃至幾納米，例如最多3納米。這并不限制本發明，且本領域的技術人員將了解，在替代實施例中可省略介電襯里21a。
[0034]在襯底20a上方形成層堆疊25a,以覆蓋襯底20a的至少一表面部分。層堆疊25a包括第一層22a、絕緣層23a以及第二層24a。第一層22a設于襯底20a上方，絕緣層23a設于第一層22a上方，以及第二層24a設于絕緣層23a上方。第一層22a可為含半導體材料層以及含金屬層的至少其中一個。在第一示例中，第一層22a可為底部電極層，包括氮化鈦(TiN)、氮化鉭(TaN)JT (Ru)、鉬(Pt)和/或類似材料。在第二示例中，第一層22a可為半導體層，例如娃層或含娃層。
[0035]絕緣層23a可包括鉿(Hf)和鋯(Zr)的至少其中一個和/或可包括一種或多種額外摻雜物，例如硅(Si)、鋁(Al)、鍺(Ge)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鈦(Ti)以及稀土元素。本領域的技術人員將了解，可向含鉿材料中納入額外的摻雜物，以產生反鐵電相和/或調整局部電容/極性/k值增加的電壓位置。在一些示例中，額外摻雜物的濃度可在約0.2至30mol %的范圍內，例如在約0.5至20mol %的范圍內。通過執行沉積制程，例如原子層沉積(ALD)制程或化學氣相沉積(CVD)制程或物理氣相沉積(PVD)制程，可在第一層22a上形成絕緣層23a。絕緣層23a的厚度可在約I至100納米的范圍內，例如在約6至60納米的范圍內。
[0036]在一些特定示例中，絕緣層23a可為HfaXbO2材料，其中，X表示Zr、Si以及Al的其中一個。在第一示例中，X可表示Zr，且a〈0.5，b>0.5，例如a〈0.7，b>0.3。在第二示例中，X可表示Si，且0.05〈b〈0.2，0.88〈a〈0.95。在這里的一示例中，b還可在0.05〈b〈0.12的范圍內。在第三示例中，X可表示Al，且0.05〈a〈0.12，0.88〈b〈0.95。本領域的技術人員將了解，這些示例并不限制本發明，僅僅是出于說明目的。
[0037]第二層24a可包括由金屬氮化物材料及貴金屬材料及其各自的氧化物的至少其中一個組成的材料。在一示例中，該第二層可包括TiN、TaN、Ru、Pt和/或類似材料。在一些示例實施例中，該第二層可包括至少一子層，該子層包括TiN、TaN, Ru、Pt和/或類似材料。第二層24a的厚度可達約30納米，例如達約15納米或約10納米。依據應用，該第二層可形成頂部電極或電極層的子層，例如MOS晶體管的柵極電極的功函數調整材料層。在后者的示例中，還可在第二層24a上方形成另外的柵極電極層(未圖示)，例如多晶硅層。在有關被動組件尤其是電容器的應用中，第二層24a可表示電極且可包括TiN或另一適當的電極材料。例如，第二層24a可為由TiN形成的覆蓋層，以包覆絕緣層23a，但也充當電極。
[0038]本領域的技術人員將了解，第一、第二層22a、24a以及絕緣層23a可通過執行沉積制程，例如PVD和/或CVD和/或ALD制程形成。本領域的技術人員將了解，可使用適當的前驅體系統形成第一、第二層22a、24a和/或絕緣層23a。
[0039]下面將說明一示例。該示例并非限制本發明，而是僅例示本發明的示例制程。
[0040]依據一明確揭露的示例，可執行ALD制程以制備具有HfO2-ZrO2固體溶液的絕緣層23a。在這里的一特定示例中，ALD沉積循環可使用烷基酰胺(alkylamide)前驅體TEMAH和TEMAZ0本領域的技術人員將了解，可通過所使用的烷基酰胺前驅體的ALD脈沖比調整ZrO2中的ZrO2含量。由于在每一沉積循環中兩前驅體具有幾乎類似的生長，因此可通過ALD循環比進行線性且幾乎直接的化學計量控制。在這方面，圖3顯示導致不同的ZrO2含量的示例循環比(以mol%度量并繪制于橫坐標上)。在本發明的一些特定示例實施例中，絕緣層23a可作為非晶層形成。
[0041]在沉積絕緣層23a之后，可在絕緣層23a上沉積第二層形成材料，以形成第二層24a。依據一示例實施例，通過執行沉積溫度低于絕緣層23a的結晶溫度的沉積制程來形成該第二層形成材料。因此，作為非晶層沉積的絕緣層23a可由該第二層形成材料包覆，同時保持絕緣層23a的非晶狀態。
[0042]在形成絕緣層23a之后，可執行熱退火制程TAa，以在絕緣層23a的至少一部分中誘導結晶。可能的退火溫度可在約250至1200°C的范圍內。在這里的一些特定示例中，該退火溫度可例如在約250至800°C的范圍內或在約500至1100°C的范圍內。本領域的技術人員將了解，這些明確揭露的例子并不限制本發明。要注意的是，可依據至少該絕緣層23a的厚度和/或至少該絕緣層23a的材料含量選擇該退火溫度。例如，可依據Hf含量、Zr含量、A1含量、Si含量以及Ge含量的至少其中一個來選擇該退火溫度。
[0043]在這里的一些示例中，絕緣層23a的厚度可在約5至15納米的范圍內。在包括Hf0-Zr02組成或者由純Zr02形成的絕緣層的示例中，可實施制程TAa，使熱預算可實施的退火溫度在約250至800°C的范圍。在納入摻雜物Si和/或A1的絕緣層的另一示例中，可實施制程TAa，以使熱預算可實施的退火溫度在約500至1100°C的范圍。例如，當考慮Si摻雜物濃度約為6%的絕緣材料時，該退火溫度可為至少約550°C，而針對A1摻雜物濃度約7%的絕緣材料可選擇至少約550°C的退火溫度。本領域的技術人員將了解，一般來說，結晶可取決于絕緣層23a的材料以及材料組成。因此，可形成如圖2a所示的ICea以在該制造階段包括至少部分處于反鐵電相的絕緣層23a。
[0044]在這里的一些示例實施例中，熱退火制程TAa可在在絕緣層23a上形成第二層24a之前執行。或者，熱退火制程TAa可在在絕緣層23a上形成第二層24a之后執行。本領域的技術人員將了解，在一些示例實施例中，熱退火制程TAa可為快速熱退火(rapid thermalanneal ；RTA)制程。
[0045]在絕緣層23a上形成第二層24a之前執行熱退火制程TAa的示例實施例中，熱退火制程TAa的熱預算可略高于結晶溫度，其可依據可選擇的摻雜物和/或摻雜物濃度和/或層厚度進行選擇。
[0046]在執行熱退火制程TAa之前在絕緣層23a上形成第二層24a的示例實施例中，用以形成第二層24a的制程的熱預算可略高于結晶溫度，其可依據可選擇的摻雜物和/或摻雜物濃度和/或層厚度進行選擇。
[0047]參照圖2b說明本發明的其它實施例。圖2b顯示處于一制造階段的集成電路組件ICeb，其中，提供襯底20b，并在襯底20b上方尤其是襯底20b的表面上方形成層堆疊25b。襯底20b的設置基本上類似參照圖2a所述的襯底20a。
[0048]如圖2b所示，層堆疊25b包括第一層22b以及第二層23b。在一些示例實施例中，第一層22b可對應參照圖2a所述的第一層22a，而第二層23b可表示與參照圖2a所述的絕緣層23a相應的絕緣材料層。在其它示例實施例中，第一層22b可表示與參照圖2a所述的絕緣層23a對應的絕緣材料層。在此處，第二層23b可在當前所述的制造階段省略或者可表示參照圖2a所述的第二層24a。
[0049]可依據有關層堆疊25a所述的制程形成層堆疊25b。
[0050]如圖2b所示，在集成電路組件ICeb的該示例制造階段，可執行熱退火制程TAb。熱退火制程TAb可依據有關退火制程TAa的上述說明執行，也就是，可類似上述退火制程TAa配置退火制程TAb。
[0051]本領域的技術人員將了解，如圖2b所示的集成電路組件ICeb可表示處于早期制造階段的晶體管組件或者處于早期制造階段的電容器的其中一個。盡管圖2b未顯示，但在第一層22b與襯底20b之間可選擇性地設置一個小層(未圖示)。該可選擇性小層(未圖示)可為氧化物襯里或者可表示鍺溝道。
[0052]下面參照圖4詳細說明本發明的一些示例實施例的電性特征。下面的討論僅出于說明目的，且本領域的技術人員將了解，下面的說明并非意圖限制本發明。
[0053]圖4顯示具有約70mol % ZrO2和10mol % ZrO2的HfO2-ZrO2固體溶液的絕緣層的電滯回線。當ZrO2的含量向10mol%增加時,剩余極化(縱坐標表示極化P,單位為μ C/cm2)以及矯頑場強(橫坐標表示施加的電場，單位為MV/cm)降至約O。盡管矯頑場強及剩余極化降低，圖4所示的回線仍顯示一非線性行為，其導致相對介電常數(電滯回線下方圖示的^中兩個局部極大值。本領域的技術人員將理解，該相對介電常數可與該電滯回線的斜率dP/d(電場)相關。該特定的行為通常被稱作“反鐵電”，與“鐵電”相對，其定義源于對應的磁性對等行為“反鐵磁”和“鐵磁”。不過，順電(paraelectric)介質中，極化基本線性依賴于施加電場，而無剩余極化。
[0054]發明人理解，處于反鐵電相的介電材料中的介電常數或k值基本高于順電材料或甚至鐵電材料(至少部分)中的介電常數或k值。在這里所述的一些示例實施例中，介電常數或k值與傳統的高k介電材料相比可有效增加約400%甚至更多。
[0055]圖5顯示電容器的電極上的電荷密度與電極上的相關電壓之間的圖形關系。尤其，圖5的曲線A表示例如參照圖1所述的傳統電容器所期望的電荷-電壓關系。曲線B表不依據本發明包括處于反鐵電相的絕緣材料的電容器的電荷_電壓關系。
[0056]由于絕緣材料的反鐵電行為，與傳統電容器(曲線A)相比，曲線B中的電荷密度在低電壓處極低，但隨著電壓增加，電荷密度逐漸加強。因此，該電容器上較小的電壓降(在所示例子中約2V)即可達成高目標負載，例如15 μ C/cm2，而傳統電容器需要較高電壓降(在所示例子中例如7V)。
[0057]為獲得圖5所示的示例曲線，制備一樣本，其具有厚度為10納米處于反鐵電相的摻雜HfO2絕緣層(以曲線B表示)，而曲線A表示具有厚度為10納米處于順電相的傳統HfO2絕緣材料層的樣本。該例子顯示本發明的電容器可在整個電容器在相對地較低的電壓降下存儲較大量的電荷，因此避免了因傳統電容上發生的高電壓降而導致的介電擊穿風險。
[0058]本發明的電容器可用作集成電路中的緩沖器/存儲器/升壓電容器，因此無需外部被動組件且能夠進一步緊致化。本領域的技術人員將了解，本發明可在CMOS應用技術中利用處于反鐵電相的介電材料的優點而不會面臨使用與CMOS流程不兼容的材料的風險。
[0059]在本發明的一些實施方面中，參照圖2a至2b所述的集成電路組件可涉及電容器類型的被動電路組件。在本發明一些其它實施方面中，參照圖2a至2b揭露MOSFET類型的集成電路組件。在參照圖2a至2b所述的一些示例實施例中，可在絕緣層與電極層之間形成覆蓋層。例如，該覆蓋層可包括TiN、TaN、Ru以及Pt的至少其中一個。在一些示例實施例中，可在襯底與介電層之間形成氧化硅層，且該覆蓋層可例如為TiN。在一些示例實施例中，可通過覆蓋層設置第二層。作為替代或附加，可通過覆蓋層設置第一層。這樣，可可靠地包覆絕緣層。
[0060]在一些示例實施例中，本發明提供一種形成集成電路組件的方法，其中，該方法包括提供襯底，在該襯底上沉積非晶高k介電材料層，在該非晶高k介電材料層上沉積覆蓋層，以及在該非晶高k介電材料層中誘導至少部分結晶，該至少部分結晶的高k介電材料層處于反鐵電相。在一些特定的示例實施例中，可通過執行退火溫度在約250至1100°C范圍內的退火制程誘導該結晶。在這里的一些替代例子中，可在沉積該覆蓋層之前執行該退火制程。在一些其它示例實施例中，可在誘導該至少部分結晶之前沉積該覆蓋層，且該覆蓋層的該沉積包括執行制程溫度基本低于該非晶高k介電材料層的結晶溫度的沉積制程。在一些示例實施例中，該覆蓋層的該沉積可包括通過在約500°C執行ALD制程沉積TiN層。在一些示例實施例中，該制程溫度可基本低于約600°C。在一些示例實施例中，該非晶高k介電材料層可包括HfaXb02材料，其中X為Zr、S1、Al、Ge、Mg、Ca、Sr、Ba、Ti以及稀土元素的其中一個，a，b>0。在一些示例實施例中，在沉積該覆蓋層時可誘導該至少部分結晶。在這里的一些示例中，該覆蓋層的該沉積可包括通過在約500°C或更高溫度下執行ALD制程來沉積TiN層。
[0061]本領域的技術人員將了解，在向柵極電極施加電壓后，由于柵極介電材料的反鐵電行為，因此依賴電壓施加的歷史(電滯回線上路線)可適當調整柵極介電材料的介電常數或k值。
[0062]由于如上所述的非線性電容-電壓特性，在M0SFET裝置中應用高k介電材料可增強亞閾值斜率。本領域的技術人員將了解，處于反鐵電相的柵極介電材料非常適合HK/MG(高K/金屬柵極)應用。尤其，在使用HfaXb02材料時，其中X表示Zr、S1、Al、Ge的其中一個或者上述另一適當的額外摻雜物，用以形成具有反鐵電行為的先進集成電路組件的相應制程序列可以很容易地納入用以在HK/MG應用中制造半導體裝置的當前流程。
[0063]在另一應用領域中，本發明可提供3D電容器，其中，在半導體襯底的表面中形成密集的孔網，使用處于反鐵電相的高k介電材料填充這些孔。相應的3D電容器的尺寸可大大縮小。本領域的技術人員將了解，例如，在使用所述HfaXb02時，相應的3D電容器的制造方式可與CMOS技術兼容，從而實現CMOS技術及3D電容器在集成電路中的應用以及尺寸高度縮小的CMOS裝置結構。
[0064]在其它應用領域中，反鐵電電容器可作為電子電路的獨立組件。在這方面，可提供單個電路組件，該電路組件包括第一電極、第二電極以及在該第一電極與第二電極之間形成的反鐵電介電材料。
[0065]由于本領域的技術人員可借助這里的教導很容易地以不同但等同的方式修改并實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述制程步驟。而且，本發明并不限于這里所示架構或設計的細節，而是如權利要求書所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的范圍及精神內。因此，隨附的權利要求書規定本發明的保護范圍。
【權利要求】
1.一種集成電路組件，包括: 襯底； 介電層，形成于該襯底的表面上方；以及 電極層，形成于該介電層上方； 其中，該介電層至少部分處于反鐵電相。
2.如權利要求1所述的集成電路組件，其中，該介電層包括把義024為%、01、&'、83、XI以及稀土元素的其中一個，已，6?0。
3.如權利要求2所述的集成電路組件，其中，X為21'且￡^0.5，1^)0.5。
4.如權利要求2所述的集成電路組件，其中，X為31且0.88^^0.95,0.05^^0.2。
5.如權利要求2所述的集成電路組件，其中，X為八1且0.88^^0.95,0.05^^0.2。
6.如權利要求1所述的集成電路組件，還包括覆蓋層，形成于該介電層與該電極層之間。
7.如權利要求6所述的集成電路組件，其中，該覆蓋層包括II隊I抓、仙以及代的至少其中一個。
8.如權利要求7所述的集成電路組件，其中，該電極層包括硅。
9.如權利要求7所述的集成電路組件，還包括氧化硅材料層，形成于該介電層與該襯底之間。
10.如權利要求1所述的集成電路組件，其中，該電極層包括金屬氮化物材料、貴金屬材料及其各自的氧化物的至少其中一個。
11.如權利要求10所述的集成電路組件，還包括覆蓋層，形成于該襯底與該介電層之間。
12.如權利要求11所述的集成電路組件，其中，該覆蓋層包括金屬氮化物材料、貴金屬材料及其各自的氧化物。
13.—種集成電容器，包括: 半導體襯底； 絕緣層；以及 頂部電極層，形成于該襯底上方； 其中，該絕緣層至少部分處于反鐵電相。
14.如權利要求13所述的集成電容器，其中，該絕緣層包括把%、01、&'、83、XI以及稀土元素的其中一個，已，6?0。
15.如權利要求14所述的集成電容器，其中，X為21'且激5，1^)0.5。
16.如權利要求14所述的集成電容器，還包括形成于該半導體襯底上的底部電極層，以及該絕緣層形成于該底部電極層上。
17.如權利要求14所述的集成電容器，其中，該襯底經摻雜以形成該集成電容器的底部電極。
18.如權利要求14所述的集成電容器，其中，該集成電容器為集成電路中的緩沖器、存儲器或升壓電容器。
19.一種形成集成電路組件的方法，包括: 提供襯底； 在該襯底上沉積非晶聞V介電材料層； 在該非晶高&介電材料層上沉積覆蓋層；以及 在該非晶高&介電材料層中誘導至少部分結晶，該至少部分結晶的高&介電材料層處于反鐵電相。
20.如權利要求19所述的方法，其中，在誘導該至少部分結晶之前沉積該覆蓋層，以及該覆蓋層的該沉積包括在實質上低于該非晶高&介電材料層的結晶溫度的制程溫度下執行沉積制程。
【文檔編號】H01L21/768GK104299956SQ201410336166
【公開日】2015年1月21日 申請日期:2014年7月15日 優先權日:2013年7月15日
【發明者】D·H·瑞尤賽, M·G·諾蘭, J·穆勒, W·魏因賴希, K·賽德爾, P·普拉科斯基 申請人:格羅方德半導體公司
【專利摘要】本發明涉及使用CMOS兼容反鐵電高K材料的復雜電路組件及電容器，提供具有高電容的集成電路組件及MIM/MIS電容器、形成相應集成電路組件及集成MIM/MIS電容器的方法以及控制集成電路組件及集成MIM/MIS電容器的方法。在各種實施方面中，提供襯底并在該襯底上方形成介電層或絕緣層。而且，在該介電層或絕緣層上方設置電極層。在這里，該介電層或絕緣層處于反鐵電相。在各種示例實施例中，該集成電路組件可實現MOSFET結構或電容器結構。
【專利說明】使用CMOS兼容反鐵電高K材料的復雜電路組件及電容器
【技術領域】
[0001 ] 本發明通常涉及集成電路，尤其涉及依據應用反鐵電高k材料的先進CMOS技術設計的電路組件及電容器。
【背景技術】
[0002]在當前的電子設備中，集成電路(IC)在不斷擴大的應用范圍中具有廣闊的適用性。尤其，在高性能及低能耗方面增加電子裝置的靈活性的需求推動開發愈加緊湊的裝置，其特征尺寸甚至達到深亞微米級(deep sub-micron regime),從而使當前的半導體技術易于生產尺寸在10納米級的結構。由于集成電路表示在通常為硅的半導體材料上集成的一組電子電路組件，因此與由獨立電路組件組成的分立電路相比，可將集成電路制作得較小。當今集成電路的大多數通過在給定表面面積的半導體襯底上集成多個電路組件以及被動組件實現，電路組件例如場效應晶體管(field effect transistor ;FET),也稱作金屬氧化物半導體場效應晶體管(metal oxide semiconductor field effect transistor ；M0SFET或簡稱為MOS晶體管)，被動組件例如電阻器及電容器。通常，當今集成電路包括在半導體襯底上形成的數以百萬計的單個電路組件。
[0003]MOSFET的基本功能是電子開關組件的功能，其中，流過MOSFET的源漏區之間的溝道的電流由施加相對于源漏區的電壓的柵極控制。尤其，在施加電壓超過特征電壓電平時，通過使柵極施加的電壓超過特定的電壓值來改變MOSFET的電導率狀態。該特征電壓電平，通常被稱作閾值電壓(Vt)，特征化MOSFET的開關行為。一般來說，Vt主要取決于晶體管的屬性，例如材料等。
[0004]眾所周知，傳統的MOSFET要求在300K，至少60mV的溝道電位的變化以引起電流變化10倍(也稱作亞閾值擺幅)。該最小亞閾值擺幅對操作電壓設置了基本的下限，且因而對標準MOSFET基開關的功耗設置了基本的下限。在Salahuddin等人的Nanolett.8，405(2008)中，建議使用厚度小于臨界厚度的鐵電絕緣材料替代場效應晶體管的柵極氧化物，以實現升壓變壓器來放大柵極電壓。該建議基于理論觀察到，厚度小于臨界厚度的鐵電絕緣材料提供因內部正反饋而產生有效負電容的電容器，從而提供進一步降低亞閾值擺幅的可能。在Khan等人發表的“Ferroelectric Negative CapacitanceMOSFET:Capacitance Tuning&Antiferroelectric Operat1n”，IEDM(2011)中，提出鐵電負電容場效應晶體管(negative capacitance FET ；NCFET)的設計方法，其中，MOSFET裝置的高k柵極氧化物與其上形成的鐵電介電層結合。該鐵電材料的厚度經選擇以使負電容的大小大致補償該MOSFET裝置的電容，穩定該負電容MOSFET (NCFET)以及有效增加最終的柵極電容以支持亞60mV/dec操作。在該鐵電介電層與該高k柵極氧化物之間設置金屬層，以均衡因該鐵電介電材料中疇(domain)的形成而引起的電荷不均勻。Khan等人建議設計在VDD窗口內具有反鐵電特性的NCFET的電滯回線(hysteresis loop)。
[0005]除MOSFET夕卜，典型的集成電路還可具有電容器及電阻器，它們被實施為所謂的集成被動裝置(integrated passive device ；IPD)或集成被動組件(integrated passivecomponent ;IPC),以形成功能方塊，例如阻抗匹配電路、諧波濾波器、稱合器等。通常，IPD或IPC可通過使用M0SFET制造中已知的標準半導體制造技術制造。電容器可通過金屬絕緣體半導體結構(MIS結構)或金屬絕緣體金屬結構(MIM結構)實施，該結構具有形成于絕緣材料上的金屬層，該絕緣材料相應設于MIS結構的半導體材料上或MM結構的金屬層上。MIS/MM電容器的典型應用涉及電源緩沖、RF解耦或升壓轉換器。
[0006]在改進集成電路中，已證明需要具有較高電容的電容器以便能夠在電容器的靜電場中存儲較大量的能量，而對較高性能的需求要求在較短時期內較快地充/放電。目前，由于可用的芯片面積以及在先進電容器中用作介電材料的材料所造成的限制，集成平面MIS/MIM電容器的電容被限于20fF/ μ m2。后一限制因素產生于CMOS技術中出現的污染問題，其限制先進集成電路的MIS/MIM電容器中所使用的以與CMOS技術兼容的介電材料。盡管一般來說，電容器的電容可通過增加電容器的表面、降低電容器的電極之間的距離以及增加電容器的電極之間所設置的介電材料的介電常數或k值來增加，但是，在先進集成電路中，由于隨著介電材料的厚度的降低出現漏電流，因此降低電極之間的距離受到限制。因此，當前的發展考慮通過所謂的3D電容器增加電極的表面。在該3D電容器中，在半導體襯底的表面中形成密集的孔網，使用高k介電材料填充這些孔，從而獲得較高的電容密度。不過，增加電容引出另一問題，下面參照圖1進行說明。
[0007]圖1顯示在縱坐標上繪制的MIS/MM電容器的電荷與橫坐標上繪制的在該電容器上施加的電壓之間的圖形關系。該MIS/ΜΙΜ電容器依據傳統技術形成并由發明人測量。如圖1所示，所需的高目標負載(例如15yC/cm2)涉及電容器上的高電壓降(在所示例子中約為7V)，可能引起介電擊穿，且從而威脅包括該電容器的整個集成電路的可靠性。
[0008]傳統上，具有高電容的電容器位于芯片中介層上或芯片中介層中，而且無法獲得具有高電容的合適集成電容器，致使消耗空間的外部被動組件看起來是目前唯一的選擇。
[0009]近來考慮在非易失性內存應用中的鐵電場效應晶體管(FeFET)方面使用鐵電介電材料。美國專利號8，304，823在這方面提出一種方法，建議使用包括鐵電材料的鉿和/或鋯作為鐵電場效應晶體管中的柵極氧化物。
[0010]盡管一般來說，鐵電及反鐵電介電材料具有高介電常數或k值，但當考慮先進半導體制造中的具體應用時，實施，尤其是反鐵電介電材料的實施，引起新的問題。例如，典型的反鐵薄膜具有幾百納米的厚度，并且傳統的反鐵電材料，如鈣鈦礦(例如PZT、BaTi03以及SBT)，與半導體制造環境不兼容，因為它引入污染，可能給半導體制造廠造成產量損失。
[0011]希望提供具有高電容的集成電路組件以及MM/MIS電容器。而且，希望提供一種形成具有高電容的集成電路組件的方法，以及一種控制集成電路組件的方法和一種控制具有高電容的MIM/MIS電容器的方法。
【發明內容】
[0012]下面提供本發明的簡要總結，以提供本發明的一些實施方面的基本理解。本
【發明內容】
并非詳盡概述本發明。其并非意圖識別本發明的關鍵或重要組件或劃定本發明的范圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細說明的前序。
[0013]本發明提供具有高電容的集成電路組件及MM/MIS電容器以及形成相應集成電路組件及集成MM/MIS電容器的方法。在各種實施方面中，提供襯底并在該襯底上方形成介電層或絕緣層。而且，在該介電層或絕緣層上方設置電極層。在這里，該介電層或絕緣層處于反鐵電相。在各種示例實施例中，該集成電路組件可表示MOSFET結構或電容器結構。
[0014]在本發明的第一實施方面中，提供集成電路組件。該集成電路組件包括:襯底；形成于該襯底的表面上方的介電層；以及形成于該介電層上方的電極層，其中，該介電層處于反鐵電相。
[0015]在本發明的第二實施方面中，提供集成MIM/MIS電容器。該集成MIM/MIS電容器包括:半導體襯底；形成于該半導體襯底上的底部電極；形成于該底部電極上的絕緣層；以及形成于該絕緣層上的頂部電極，其中，該絕緣層處于反鐵電相。在本發明的一些示例中，該底部電極及該頂部電極的至少其中一個可由金屬材料形成，例如包括TiN、TaN、Ru、Pt和/或類似材料。
[0016]在本發明的第三實施方面中，提供一種形成集成電路組件的方法。該方法包括:提供襯底；在該襯底上沉積非晶高k介電材料層；在該非晶高k介電材料層上沉積覆蓋層；以及在該非晶高k介電材料層的至少部分中誘導結晶，該結晶的高k介電材料層處于反鐵電相。在本發明的一些示例實施例中，可在該覆蓋層的該沉積之前誘導該結晶。在本發明的一些示例實施例中，可在該非晶高k介電材料層上沉積該覆蓋層之后誘導該結晶。
[0017]在本發明的一示例實施例中，提供一種形成集成MIM/MIS電容器的方法。該方法包括:提供襯底；在該襯底上沉積非晶聞k介電材料層；在該非晶聞k介電材料層上沉積覆蓋層；以及在該非晶高k介電材料層中誘導結晶，該結晶的高k介電材料層處于反鐵電相。在本發明的一些示例實施例中，可在該覆蓋層的該沉積之前誘導該結晶。在本發明的一些示例實施例中，可在該非晶高k介電材料層上沉積該覆蓋層之后誘導該結晶。
【專利附圖】
【附圖說明】
[0018]結合附圖參照下面的說明可理解本發明，這些附圖中類似的附圖標記代表類似的組件，其中:
[0019]圖1顯示發明人所測量的電容器的電荷密度與電壓之間的圖形關系示意圖；
[0020]圖2a至2b顯示依據本發明的示例實施例處于制造階段中的集成電路組件的剖視示意圖；
[0021 ] 圖3顯示用以提供HfO2-ZrO2固體溶液的示例ALD沉積制程中所使用的ZrO2-含量與前驅體的比例之間的圖形關系示意圖；
[0022]圖4顯示對于具有不同的氧化物混合比例的不同HfO2-ZrO2固體溶液的電滯回線以及介電常數依賴的示意圖；以及
[0023]圖5顯示依據發明人得到的本發明中電容器的電極上的電荷密度與施加于介電層的電極上的相關電壓之間的圖形關系示意圖。
[0024]盡管這里揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，并在此進行詳細說明。不過，應當理解，這里對特定實施例的說明并非意圖將本發明限于所揭露的特定形式，相反，意圖涵蓋落入由所附的權利要求定義的本發明的精神及范圍內的所有修改、等同及替代。
【具體實施方式】
[0025]下面說明本發明的各種示例實施例。出于清楚目的，不是實際實施中的全部特征都在本說明書中進行說明。當然，應當了解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當了解，此類開發努力可能復雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程序。
[0026]下面參照【專利附圖】
【附圖說明】本發明主題。附圖中示意各種結構、系統及裝置僅是出于解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明并解釋本發明的示例。這里所使用的詞語和詞組的意思應當被理解并解釋為與相關領域技術人員對這些詞語及詞組的理解一致。這里的術語或詞組的連貫使用并不意圖暗含特別的定義，也就是與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，也就是不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示于說明書中。
[0027]本發明涉及集成于芯片上或芯片中的半導體裝置以及集成于芯片上或芯片中的半導體裝置結構。這些裝置及結構可被視為集成電路組件，例如金屬氧化物半導體裝置(M0S裝置)，或者是電容器，例如MIM/MIS電容器。
[0028]當提到M0S裝置時，本領域的技術人員將了解，盡管使用表述“M0S裝置”，但并非意圖限于含金屬柵極材料和/或含氧化物柵極介電材料。
[0029]當提到MIM/MIS電容器時，本領域的技術人員將了解，盡管使用表述“MIM/MIS裝置”，但并非意圖限于含金屬電極。
[0030]本發明的集成電路組件，尤其是這里通過一些示例實施例說明的M0S裝置和/或電容器，涉及通過使用先進技術制造的組件。本發明的集成電路組件通過應用技術節點小于100納米(例如小于50納米或35納米)的技術制造。本領域的技術人員將了解，本發明建議集成電路組件具有最小長度和/或寬度尺寸小于100納米(例如小于50納米或小于35納米)的結構。
[0031]本領域的技術人員將理解，可將M0S晶體管制作為P溝道M0S晶體管或PM0S晶體管以及N溝道晶體管或NM0S晶體管，且二者經制作可具有或不具有遷移加強應力特征或應變誘導特征。通過使用PM0S和NM0S晶體管、有應力及無應力，電路設計人員可混合、匹配裝置類型，以利用最適合所設計電路的各裝置類型的最佳特性。本領域的技術人員將理解，通常可就拉伸模量說明應力及應變。
[0032]請參照圖2a至2b，下面詳細說明有關集成電路組件的本發明的各種示例實施例。圖2a顯示處于一制造階段的集成電路組件ICea，其中，提供襯底20a，并在襯底20a上方，尤其是在襯底20a的表面上方形成層堆疊25a。襯底20a可包括半導體材料。該半導體材料可選自硅、鍺、硅/鍺、硅/碳、硅/鍺/碳、砷化鎵、砷化銦、磷酸銦以及其它適當的半導體材料。在一些特定示例實施例中，該半導體襯底可由硅形成。本領域的技術人員將了解，半導體襯底20a可為單晶娃層，其表面晶向(也就是半導體襯底20a的頂部表面的表面法線的晶向)是一個主要晶向。半導體襯底20a可為塊體襯底、絕緣體上半導體(semiconductor-on-1nsulator ；S0I)襯底或混合襯底。半導體襯底20a還可具有內置應力，這并非限制本發明。半導體襯底20a可經摻雜，例如具有一個或多個阱區，或者在圖2a所示階段中未經摻雜。
[0033]如圖2a所示，在襯底20a上可形成薄介電襯里21a。在一示例實施例中，介電襯里21a可為氧化硅襯里，其厚度為幾埃至幾納米，例如最多3納米。這并不限制本發明，且本領域的技術人員將了解，在替代實施例中可省略介電襯里21a。
[0034]在襯底20a上方形成層堆疊25a,以覆蓋襯底20a的至少一表面部分。層堆疊25a包括第一層22a、絕緣層23a以及第二層24a。第一層22a設于襯底20a上方，絕緣層23a設于第一層22a上方，以及第二層24a設于絕緣層23a上方。第一層22a可為含半導體材料層以及含金屬層的至少其中一個。在第一示例中，第一層22a可為底部電極層，包括氮化鈦(TiN)、氮化鉭(TaN)JT (Ru)、鉬(Pt)和/或類似材料。在第二示例中，第一層22a可為半導體層，例如娃層或含娃層。
[0035]絕緣層23a可包括鉿(Hf)和鋯(Zr)的至少其中一個和/或可包括一種或多種額外摻雜物，例如硅(Si)、鋁(Al)、鍺(Ge)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鈦(Ti)以及稀土元素。本領域的技術人員將了解，可向含鉿材料中納入額外的摻雜物，以產生反鐵電相和/或調整局部電容/極性/k值增加的電壓位置。在一些示例中，額外摻雜物的濃度可在約0.2至30mol %的范圍內，例如在約0.5至20mol %的范圍內。通過執行沉積制程，例如原子層沉積(ALD)制程或化學氣相沉積(CVD)制程或物理氣相沉積(PVD)制程，可在第一層22a上形成絕緣層23a。絕緣層23a的厚度可在約I至100納米的范圍內，例如在約6至60納米的范圍內。
[0036]在一些特定示例中，絕緣層23a可為HfaXbO2材料，其中，X表示Zr、Si以及Al的其中一個。在第一示例中，X可表示Zr，且a〈0.5，b>0.5，例如a〈0.7，b>0.3。在第二示例中，X可表示Si，且0.05〈b〈0.2，0.88〈a〈0.95。在這里的一示例中，b還可在0.05〈b〈0.12的范圍內。在第三示例中，X可表示Al，且0.05〈a〈0.12，0.88〈b〈0.95。本領域的技術人員將了解，這些示例并不限制本發明，僅僅是出于說明目的。
[0037]第二層24a可包括由金屬氮化物材料及貴金屬材料及其各自的氧化物的至少其中一個組成的材料。在一示例中，該第二層可包括TiN、TaN、Ru、Pt和/或類似材料。在一些示例實施例中，該第二層可包括至少一子層，該子層包括TiN、TaN, Ru、Pt和/或類似材料。第二層24a的厚度可達約30納米，例如達約15納米或約10納米。依據應用，該第二層可形成頂部電極或電極層的子層，例如MOS晶體管的柵極電極的功函數調整材料層。在后者的示例中，還可在第二層24a上方形成另外的柵極電極層(未圖示)，例如多晶硅層。在有關被動組件尤其是電容器的應用中，第二層24a可表示電極且可包括TiN或另一適當的電極材料。例如，第二層24a可為由TiN形成的覆蓋層，以包覆絕緣層23a，但也充當電極。
[0038]本領域的技術人員將了解，第一、第二層22a、24a以及絕緣層23a可通過執行沉積制程，例如PVD和/或CVD和/或ALD制程形成。本領域的技術人員將了解，可使用適當的前驅體系統形成第一、第二層22a、24a和/或絕緣層23a。
[0039]下面將說明一示例。該示例并非限制本發明，而是僅例示本發明的示例制程。
[0040]依據一明確揭露的示例，可執行ALD制程以制備具有HfO2-ZrO2固體溶液的絕緣層23a。在這里的一特定示例中，ALD沉積循環可使用烷基酰胺(alkylamide)前驅體TEMAH和TEMAZ0本領域的技術人員將了解，可通過所使用的烷基酰胺前驅體的ALD脈沖比調整ZrO2中的ZrO2含量。由于在每一沉積循環中兩前驅體具有幾乎類似的生長，因此可通過ALD循環比進行線性且幾乎直接的化學計量控制。在這方面，圖3顯示導致不同的ZrO2含量的示例循環比(以mol%度量并繪制于橫坐標上)。在本發明的一些特定示例實施例中，絕緣層23a可作為非晶層形成。
[0041]在沉積絕緣層23a之后，可在絕緣層23a上沉積第二層形成材料，以形成第二層24a。依據一示例實施例，通過執行沉積溫度低于絕緣層23a的結晶溫度的沉積制程來形成該第二層形成材料。因此，作為非晶層沉積的絕緣層23a可由該第二層形成材料包覆，同時保持絕緣層23a的非晶狀態。
[0042]在形成絕緣層23a之后，可執行熱退火制程TAa，以在絕緣層23a的至少一部分中誘導結晶。可能的退火溫度可在約250至1200°C的范圍內。在這里的一些特定示例中，該退火溫度可例如在約250至800°C的范圍內或在約500至1100°C的范圍內。本領域的技術人員將了解，這些明確揭露的例子并不限制本發明。要注意的是，可依據至少該絕緣層23a的厚度和/或至少該絕緣層23a的材料含量選擇該退火溫度。例如，可依據Hf含量、Zr含量、A1含量、Si含量以及Ge含量的至少其中一個來選擇該退火溫度。
[0043]在這里的一些示例中，絕緣層23a的厚度可在約5至15納米的范圍內。在包括Hf0-Zr02組成或者由純Zr02形成的絕緣層的示例中，可實施制程TAa，使熱預算可實施的退火溫度在約250至800°C的范圍。在納入摻雜物Si和/或A1的絕緣層的另一示例中，可實施制程TAa，以使熱預算可實施的退火溫度在約500至1100°C的范圍。例如，當考慮Si摻雜物濃度約為6%的絕緣材料時，該退火溫度可為至少約550°C，而針對A1摻雜物濃度約7%的絕緣材料可選擇至少約550°C的退火溫度。本領域的技術人員將了解，一般來說，結晶可取決于絕緣層23a的材料以及材料組成。因此，可形成如圖2a所示的ICea以在該制造階段包括至少部分處于反鐵電相的絕緣層23a。
[0044]在這里的一些示例實施例中，熱退火制程TAa可在在絕緣層23a上形成第二層24a之前執行。或者，熱退火制程TAa可在在絕緣層23a上形成第二層24a之后執行。本領域的技術人員將了解，在一些示例實施例中，熱退火制程TAa可為快速熱退火(rapid thermalanneal ；RTA)制程。
[0045]在絕緣層23a上形成第二層24a之前執行熱退火制程TAa的示例實施例中，熱退火制程TAa的熱預算可略高于結晶溫度，其可依據可選擇的摻雜物和/或摻雜物濃度和/或層厚度進行選擇。
[0046]在執行熱退火制程TAa之前在絕緣層23a上形成第二層24a的示例實施例中，用以形成第二層24a的制程的熱預算可略高于結晶溫度，其可依據可選擇的摻雜物和/或摻雜物濃度和/或層厚度進行選擇。
[0047]參照圖2b說明本發明的其它實施例。圖2b顯示處于一制造階段的集成電路組件ICeb，其中，提供襯底20b，并在襯底20b上方尤其是襯底20b的表面上方形成層堆疊25b。襯底20b的設置基本上類似參照圖2a所述的襯底20a。
[0048]如圖2b所示，層堆疊25b包括第一層22b以及第二層23b。在一些示例實施例中，第一層22b可對應參照圖2a所述的第一層22a，而第二層23b可表示與參照圖2a所述的絕緣層23a相應的絕緣材料層。在其它示例實施例中，第一層22b可表示與參照圖2a所述的絕緣層23a對應的絕緣材料層。在此處，第二層23b可在當前所述的制造階段省略或者可表示參照圖2a所述的第二層24a。
[0049]可依據有關層堆疊25a所述的制程形成層堆疊25b。
[0050]如圖2b所示，在集成電路組件ICeb的該示例制造階段，可執行熱退火制程TAb。熱退火制程TAb可依據有關退火制程TAa的上述說明執行，也就是，可類似上述退火制程TAa配置退火制程TAb。
[0051]本領域的技術人員將了解，如圖2b所示的集成電路組件ICeb可表示處于早期制造階段的晶體管組件或者處于早期制造階段的電容器的其中一個。盡管圖2b未顯示，但在第一層22b與襯底20b之間可選擇性地設置一個小層(未圖示)。該可選擇性小層(未圖示)可為氧化物襯里或者可表示鍺溝道。
[0052]下面參照圖4詳細說明本發明的一些示例實施例的電性特征。下面的討論僅出于說明目的，且本領域的技術人員將了解，下面的說明并非意圖限制本發明。
[0053]圖4顯示具有約70mol % ZrO2和10mol % ZrO2的HfO2-ZrO2固體溶液的絕緣層的電滯回線。當ZrO2的含量向10mol%增加時,剩余極化(縱坐標表示極化P,單位為μ C/cm2)以及矯頑場強(橫坐標表示施加的電場，單位為MV/cm)降至約O。盡管矯頑場強及剩余極化降低，圖4所示的回線仍顯示一非線性行為，其導致相對介電常數(電滯回線下方圖示的^中兩個局部極大值。本領域的技術人員將理解，該相對介電常數可與該電滯回線的斜率dP/d(電場)相關。該特定的行為通常被稱作“反鐵電”，與“鐵電”相對，其定義源于對應的磁性對等行為“反鐵磁”和“鐵磁”。不過，順電(paraelectric)介質中，極化基本線性依賴于施加電場，而無剩余極化。
[0054]發明人理解，處于反鐵電相的介電材料中的介電常數或k值基本高于順電材料或甚至鐵電材料(至少部分)中的介電常數或k值。在這里所述的一些示例實施例中，介電常數或k值與傳統的高k介電材料相比可有效增加約400%甚至更多。
[0055]圖5顯示電容器的電極上的電荷密度與電極上的相關電壓之間的圖形關系。尤其，圖5的曲線A表示例如參照圖1所述的傳統電容器所期望的電荷-電壓關系。曲線B表不依據本發明包括處于反鐵電相的絕緣材料的電容器的電荷_電壓關系。
[0056]由于絕緣材料的反鐵電行為，與傳統電容器(曲線A)相比，曲線B中的電荷密度在低電壓處極低，但隨著電壓增加，電荷密度逐漸加強。因此，該電容器上較小的電壓降(在所示例子中約2V)即可達成高目標負載，例如15 μ C/cm2，而傳統電容器需要較高電壓降(在所示例子中例如7V)。
[0057]為獲得圖5所示的示例曲線，制備一樣本，其具有厚度為10納米處于反鐵電相的摻雜HfO2絕緣層(以曲線B表示)，而曲線A表示具有厚度為10納米處于順電相的傳統HfO2絕緣材料層的樣本。該例子顯示本發明的電容器可在整個電容器在相對地較低的電壓降下存儲較大量的電荷，因此避免了因傳統電容上發生的高電壓降而導致的介電擊穿風險。
[0058]本發明的電容器可用作集成電路中的緩沖器/存儲器/升壓電容器，因此無需外部被動組件且能夠進一步緊致化。本領域的技術人員將了解，本發明可在CMOS應用技術中利用處于反鐵電相的介電材料的優點而不會面臨使用與CMOS流程不兼容的材料的風險。
[0059]在本發明的一些實施方面中，參照圖2a至2b所述的集成電路組件可涉及電容器類型的被動電路組件。在本發明一些其它實施方面中，參照圖2a至2b揭露MOSFET類型的集成電路組件。在參照圖2a至2b所述的一些示例實施例中，可在絕緣層與電極層之間形成覆蓋層。例如，該覆蓋層可包括TiN、TaN、Ru以及Pt的至少其中一個。在一些示例實施例中，可在襯底與介電層之間形成氧化硅層，且該覆蓋層可例如為TiN。在一些示例實施例中，可通過覆蓋層設置第二層。作為替代或附加，可通過覆蓋層設置第一層。這樣，可可靠地包覆絕緣層。
[0060]在一些示例實施例中，本發明提供一種形成集成電路組件的方法，其中，該方法包括提供襯底，在該襯底上沉積非晶高k介電材料層，在該非晶高k介電材料層上沉積覆蓋層，以及在該非晶高k介電材料層中誘導至少部分結晶，該至少部分結晶的高k介電材料層處于反鐵電相。在一些特定的示例實施例中，可通過執行退火溫度在約250至1100°C范圍內的退火制程誘導該結晶。在這里的一些替代例子中，可在沉積該覆蓋層之前執行該退火制程。在一些其它示例實施例中，可在誘導該至少部分結晶之前沉積該覆蓋層，且該覆蓋層的該沉積包括執行制程溫度基本低于該非晶高k介電材料層的結晶溫度的沉積制程。在一些示例實施例中，該覆蓋層的該沉積可包括通過在約500°C執行ALD制程沉積TiN層。在一些示例實施例中，該制程溫度可基本低于約600°C。在一些示例實施例中，該非晶高k介電材料層可包括HfaXb02材料，其中X為Zr、S1、Al、Ge、Mg、Ca、Sr、Ba、Ti以及稀土元素的其中一個，a，b>0。在一些示例實施例中，在沉積該覆蓋層時可誘導該至少部分結晶。在這里的一些示例中，該覆蓋層的該沉積可包括通過在約500°C或更高溫度下執行ALD制程來沉積TiN層。
[0061]本領域的技術人員將了解，在向柵極電極施加電壓后，由于柵極介電材料的反鐵電行為，因此依賴電壓施加的歷史(電滯回線上路線)可適當調整柵極介電材料的介電常數或k值。
[0062]由于如上所述的非線性電容-電壓特性，在M0SFET裝置中應用高k介電材料可增強亞閾值斜率。本領域的技術人員將了解，處于反鐵電相的柵極介電材料非常適合HK/MG(高K/金屬柵極)應用。尤其，在使用HfaXb02材料時，其中X表示Zr、S1、Al、Ge的其中一個或者上述另一適當的額外摻雜物，用以形成具有反鐵電行為的先進集成電路組件的相應制程序列可以很容易地納入用以在HK/MG應用中制造半導體裝置的當前流程。
[0063]在另一應用領域中，本發明可提供3D電容器，其中，在半導體襯底的表面中形成密集的孔網，使用處于反鐵電相的高k介電材料填充這些孔。相應的3D電容器的尺寸可大大縮小。本領域的技術人員將了解，例如，在使用所述HfaXb02時，相應的3D電容器的制造方式可與CMOS技術兼容，從而實現CMOS技術及3D電容器在集成電路中的應用以及尺寸高度縮小的CMOS裝置結構。
[0064]在其它應用領域中，反鐵電電容器可作為電子電路的獨立組件。在這方面，可提供單個電路組件，該電路組件包括第一電極、第二電極以及在該第一電極與第二電極之間形成的反鐵電介電材料。
[0065]由于本領域的技術人員可借助這里的教導很容易地以不同但等同的方式修改并實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述制程步驟。而且，本發明并不限于這里所示架構或設計的細節，而是如權利要求書所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的范圍及精神內。因此，隨附的權利要求書規定本發明的保護范圍。
【權利要求】
1.一種集成電路組件，包括: 襯底； 介電層，形成于該襯底的表面上方；以及 電極層，形成于該介電層上方； 其中，該介電層至少部分處于反鐵電相。
2.如權利要求1所述的集成電路組件，其中，該介電層包括把義024為%、01、&'、83、XI以及稀土元素的其中一個，已，6?0。
3.如權利要求2所述的集成電路組件，其中，X為21'且￡^0.5，1^)0.5。
4.如權利要求2所述的集成電路組件，其中，X為31且0.88^^0.95,0.05^^0.2。
5.如權利要求2所述的集成電路組件，其中，X為八1且0.88^^0.95,0.05^^0.2。
6.如權利要求1所述的集成電路組件，還包括覆蓋層，形成于該介電層與該電極層之間。
7.如權利要求6所述的集成電路組件，其中，該覆蓋層包括II隊I抓、仙以及代的至少其中一個。
8.如權利要求7所述的集成電路組件，其中，該電極層包括硅。
9.如權利要求7所述的集成電路組件，還包括氧化硅材料層，形成于該介電層與該襯底之間。
10.如權利要求1所述的集成電路組件，其中，該電極層包括金屬氮化物材料、貴金屬材料及其各自的氧化物的至少其中一個。
11.如權利要求10所述的集成電路組件，還包括覆蓋層，形成于該襯底與該介電層之間。
12.如權利要求11所述的集成電路組件，其中，該覆蓋層包括金屬氮化物材料、貴金屬材料及其各自的氧化物。
13.—種集成電容器，包括: 半導體襯底； 絕緣層；以及 頂部電極層，形成于該襯底上方； 其中，該絕緣層至少部分處于反鐵電相。
14.如權利要求13所述的集成電容器，其中，該絕緣層包括把%、01、&'、83、XI以及稀土元素的其中一個，已，6?0。
15.如權利要求14所述的集成電容器，其中，X為21'且激5，1^)0.5。
16.如權利要求14所述的集成電容器，還包括形成于該半導體襯底上的底部電極層，以及該絕緣層形成于該底部電極層上。
17.如權利要求14所述的集成電容器，其中，該襯底經摻雜以形成該集成電容器的底部電極。
18.如權利要求14所述的集成電容器，其中，該集成電容器為集成電路中的緩沖器、存儲器或升壓電容器。
19.一種形成集成電路組件的方法，包括: 提供襯底； 在該襯底上沉積非晶聞V介電材料層； 在該非晶高&介電材料層上沉積覆蓋層；以及 在該非晶高&介電材料層中誘導至少部分結晶，該至少部分結晶的高&介電材料層處于反鐵電相。
20.如權利要求19所述的方法，其中，在誘導該至少部分結晶之前沉積該覆蓋層，以及該覆蓋層的該沉積包括在實質上低于該非晶高&介電材料層的結晶溫度的制程溫度下執行沉積制程。
【文檔編號】H01L21/768GK104299956SQ201410336166
【公開日】2015年1月21日 申請日期:2014年7月15日 優先權日:2013年7月15日
【發明者】D·H·瑞尤賽, M·G·諾蘭, J·穆勒, W·魏因賴希, K·賽德爾, P·普拉科斯基 申請人:格羅方德半導體公司
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