半導體器件及其制造方法

半導體器件及其制造方法
【專利摘要】本發明提供了一種半導體器件以及一種制造半導體器件的方法。該半導體器件包括：第一源電極，其配置為將第一功率軌連接至第一雜質區，所述第一功率軌結合至第一電壓源；第二源電極，其配置為將第二功率軌連接至第二雜質區，所述第二功率軌結合至第二電壓源，第一電壓源和第二電壓源不同；柵電極，其位于第一雜質區和第二雜質區上；第一漏電極，其位于第一雜質區上；第二漏電極，其位于第二雜質區上；以及互連線，其連接至第一漏電極和第二漏電極，所述互連線形成至少一個閉環。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求于2013年7月12日提交于美國專利商標局(USPTO)的美國臨時申請N0.61/845,555，以及于2013年10月22日提交于韓國知識產權局的韓國專利申請N0.10-2013-0126065的優先權，以上每個申請的公開以引用方式全文并入本文中。

【技術領域】
[0003]本發明的示例實施例涉及一種半導體器件和/或其制造方法。

【背景技術】
[0004]電遷移(EM)是電極的原子通過載流子沿著例如導線運動的現象。電極的原子的運動會在導線中形成空穴，從而使導線的電導率惡化。
[0005]因此，正積極地進行研究以減小電遷移。


【發明內容】

[0006]示例實施例的多個方面提供了一種減少了電遷移的半導體器件。
[0007]示例實施例的多個方面還提供了一種制造減少了電遷移的半導體器件的方法。
[0008]然而，示例實施例的多個方面不限于本文闡述的方面。通過參照下面提供的示例實施例的【具體實施方式】，示例實施例的以上和其它方面將對于示例實施例所屬領域的普通技術人員變得更清楚。
[0009]根據至少一個示例實施例，提供了一種半導體器件，其包括:第一源電極，其配置為將第一功率軌連接至第一雜質區，第一功率軌結合至第一電壓源；第二源電極，其配置為將第二功率軌連接至第二雜質區，第二功率軌結合至第二電壓源，第一電壓源和第二電壓源不同；柵電極，其位于第一雜質區和第二雜質區上；第一漏電極，其位于第一雜質區上；第二漏電極，其位于第二雜質區上；以及互連線，其連接至第一漏電極和第二漏電極，互連線形成至少一個閉環。
[0010]根據另一示例實施例，提供了一種半導體器件，其包括:第一晶體管；第二晶體管，其與第一晶體管不同；以及互連線，其連接至第一晶體管和第二晶體管各自的輸出端以及電路元件，互連線形成至少一個閉環。
[0011]根據另一示例實施例，提供了一種半導體器件，其包括:逆變器，其配置為轉變輸入信號的電壓電平，并輸出具有轉變后的電壓電平的輸入信號；電路元件，其配置為接收逆變器的輸出；以及互連線，其配置為將逆變器的輸出提供至電路元件，互連線形成至少一個閉環。
[0012]根據另一示例實施例，提供了一種制造半導體器件的方法，所述方法包括:利用標準單元制造半導體器件，其中，標準單元包括PMOS晶體管、NMOS晶體管和互連線，互連線連接至PMOS晶體管和NMOS晶體管各自的輸出端以及電路元件，互連線形成至少一個閉環。
[0013]至少一個示例實施例公開了一種半導體器件，其包括輸入線、電路元件和至少具有閉環部分的互連線，互連線結合至多個晶體管，互連線和多個晶體管配置為將輸入線選擇性地連接至電路元件。
[0014]至少另一示例實施例公開了一種半導體器件，其包括輸入線、電路元件和結合至多個晶體管的互連線，多個晶體管配置為沿著互連線在第一方向上施加第一電流并沿著互連線在第二方向上施加第二電流，互連線和多個晶體管配置為將輸入線選擇性地連接至電路元件。

【專利附圖】

【附圖說明】
[0015]通過參照附圖詳細描述示例實施例，示例實施例的以上和其它方面和特征將變得更加清楚，其中:
[0016]圖1是根據示例實施例的半導體器件的布局圖；
[0017]圖2是示出圖1的第一漏電極和第二漏電極以及互連線的局部布局圖；
[0018]圖3是沿著圖1的線A-A截取的剖視圖；
[0019]圖4是根據圖1的示例實施例的半導體器件的電路圖；
[0020]圖5是圖4的電路圖的詳細版本；
[0021]圖6和圖7是示出根據圖1的示例實施例的半導體器件的效果的示圖；
[0022]圖8是根據示例實施例的半導體器件的局部布局圖；
[0023]圖9是圖8的區BI的局部透視圖；
[0024]圖10是根據示例實施例的半導體器件的局部布局圖；
[0025]圖11是圖10的區B2的局部透視圖；
[0026]圖12是根據示例實施例的半導體器件的局部布局圖；
[0027]圖13是根據示例實施例的半導體器件的局部布局圖；
[0028]圖14是根據示例實施例的半導體器件的布局圖；
[0029]圖15是圖14的區C的局部透視圖；
[0030]圖16是沿著圖15的線D-D截取的剖視圖；
[0031]圖17是沿著圖15的線E-E截取的剖視圖；
[0032]圖18是根據示例實施例的半導體器件的電路圖；
[0033]圖19是根據示例實施例的半導體器件的電路圖；
[0034]圖20是包括根據示例實施例的半導體器件的無線通信裝置的框圖；
[0035]圖21A是包括根據示例實施例的半導體器件的系統芯片(SoC)系統的框圖；
[0036]圖21B是圖21A的中央處理單元(CPU)的示意性框圖；
[0037]圖21C是示出封裝之后的圖21A的半導體器件的示圖；
[0038]圖22是示出包括根據示例實施例的半導體器件的電子系統的框圖；
[0039]圖23至圖25是示出可應用根據示例實施例的半導體器件的半導體系統的示例的示圖；以及
[0040]圖26是示出制造根據示例實施例的半導體器件的方法的流程圖。

【具體實施方式】
[0041]通過參照以下優選實施例和附圖的詳細描述，可更容易理解示例實施例及其實現方法的優點和特征。然而，示例實施例可按照許多不同的形式實現，并且不應理解為限于本文闡述的實施例。另外，提供這些實施例以使得本公開將是徹底和完整的，并且將把示例實施例的構思完全傳達給本領域技術人員，并且示例實施例將僅由所附權利要求限定。在附圖中，為了清楚起見，夸大了層和區的厚度。
[0042]應該理解，當元件或層被稱作“位于”另一元件或層“上”或者“連接至”另一元件或層時，所述元件或層可直接“位于”另一元件或層“上”或者“連接至”另一元件或層，或者可存在中間元件或層。相反，當元件被稱作“直接位于”另一元件或層“上”或“直接連接至”另一元件或層時，則不存在中間元件或層。相同的附圖標記始終指代相同的元件。如本文所用，術語“和/或”包括相關所列項中的一個或多個的任意和所有組合。
[0043]為了方便描述，本文中可使用諸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空間相對術語，以描述附圖中所示的一個元件或特征與另一個(或多個)元件或特征的關系。應該理解，空間相對術語旨在涵蓋使用或操作中的裝置的除圖中所示的取向之外的不同取向。例如，如果圖中的裝置顛倒，則被描述為“在其它元件或特征之下”或“在其它元件或特征下方”的元件將因此取向為“在其它元件或特征之上”。這樣，示例性術語“在……之下”可涵蓋“在……之上”和“在……之下”這兩個取向。裝置可按照其它方式取向(旋轉90度或位于其它取向)，并且本文所用的空間相對描述語將相應地解釋。
[0044]在描述示例實施例的上下文(特別是所附權利要求的上下文)中所使用諸如“一個”、“一”和“該”之類的術語應被理解為涵蓋單數形式和復數形式兩者，除非本文中另外指明或者上下文清楚地表示相反的含義。術語“包含”、“具有”和“包括”應被理解為開放形式的術語(即，意指“包括，但不限于，”)，除非另外說明。
[0045]應該理解，雖然本文中可使用諸如第一和第二之類的術語來描述多個元件，但是這些元件不應受限于這些術語。這些術語僅用于將一個元件與另一元件區分開。因此，例如，下面討論的第一元件、第一組件或第一部分可被稱作第二元件、第二組件或第二部分，而不脫離示例實施例的教導。
[0046]將參照其中示出了示例實施例的透視圖、剖視圖和/或平面圖來描述示例實施例。因此，可根據制造技術和/或公差而使示例性示圖的輪廓發生改變。也就是說，示例實施例并不旨在限制示例實施例的范圍，而是涵蓋可由于制造工藝的變化而導致的所有改變和修改。因此，附圖中示出的區以示意性方式顯示，并且區的形狀簡單地以示出而非限制的方式呈現。
[0047]本文中使用的所有技術術語和科學術語具有與示例實施例所屬領域的技術人員通常理解的含義相同的含義，除非另外限定。還應該理解，本文提供的任何和所有示例或示例項的使用僅旨在更好地示出示例實施例，而非限制示例實施例的范圍，除非另外說明。此夕卜，通用詞典中定義的所有術語不應該被過度解釋，除非另外定義。
[0048]現在將參照圖1至圖5來描述根據示例實施例的半導體器件。
[0049]圖1是根據示例實施例的半導體器件I的布局圖。圖2是示出圖1的第一漏電極26a和第二漏電極26b以及互連線64的局部布局圖。圖3是沿著圖1的線A-A截取的剖視圖。圖4是圖1的根據示例實施例的半導體器件I的電路圖。圖5是圖4的電路圖的詳細版本。
[0050]在下文中，將逆變器描述為根據當前示例實施例半導體器件I的示例。然而，半導體器件I不限于逆變器。
[0051]參照圖1至圖5，半導體器件I包括第一雜質區12和第二雜質區14、柵電極22、第一源電極24a和第二源電極24b、第一漏電極26a和第二漏電極26b以及互連線64。
[0052]第一雜質區12和第二雜質區14可沿著X方向延伸。第一雜質區12和第二雜質區14可形成在襯底中或形成在襯底上。這里，其上/其中形成有第一雜質區12和第二雜質區14的襯底可為半導體襯底。半導體襯底可由選自S1、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的一種或多種半導體材料形成。
[0053]在示例實施例中，第一雜質區12和第二雜質區14中的每一個可為由半導體材料形成的外延層。外延層可形成在例如絕緣襯底上。換句話說，第一雜質區12和第二雜質區14中的每一個可形成為絕緣體上硅(SOI)。
[0054]形成為SOI的第一雜質區12和第二雜質區14可減少半導體器件I的操作處理中的延遲時間。
[0055]在當前示例實施例中，第一雜質區12和第二雜質區14可具有不同的導電類型。在一個示例實施例中，第一雜質區12可包括N型雜質區，并且第二雜質區14可包括P型雜質區。
[0056]柵電極22可設置在第一雜質區12和第二雜質區14上，并沿著Y方向延伸。如圖1所示，柵電極22可橫越第一雜質區12和第二雜質區14。
[0057]柵電極22可包括導電材料。在一個示例實施例中，柵電極22可包括多晶硅。在一些其它實施例中，柵電極22可包括金屬。
[0058]柵極絕緣層20可形成在柵電極22與第一雜質區12和第二雜質區14之間。柵極絕緣層20可由氧化層形成。在一些示例實施例中，柵極絕緣層20可由(但不限于)Si02、HfO2> Al2O3、ZrO2 或 TaO2 形成。
[0059]柵電極22可通過器件隔離層16彼此分離。器件隔離層16可形成在第一雜質區12和第二雜質區14中。在一個示例實施例中，器件隔離層16可包括淺溝槽隔離(STI)層。然而，器件隔離層16不限于STI層。在一個示例實施例中，器件隔離層16還可包括深溝槽隔尚(DTI)層。
[0060]源極區17可形成在位于每個柵電極22的一側上的第一雜質區12和第二雜質區14中的每一個中。漏極區18可形成在位于每個柵電極22的另一側上的第一雜質區12和第二雜質區14中的每一個中。
[0061]在一個示例實施例中，形成在第一雜質區12中的源極區17和漏極區18可包括P型雜質，并且形成在第二雜質區14中的源極區17和漏極區18可包括N型雜質。然而，示例實施例不限于此，并且導電類型可變化。
[0062]可在每個柵電極22的兩側上分別形成間隔件21。在一些示例實施例中，每個間隔件21可包括例如氮化物層。具體地說，每個間隔件21可包括(但不限于)氮化硅(SiN)層。
[0063]在圖3中，間隔件21是柱形的。然而，間隔件21的形狀不限于柱形。間隔件21的形狀可改變為任何形狀，諸如L形。
[0064]形成在第一雜質區12和第二雜質區14中的每一個中的源極區17、漏極區18、柵極絕緣層20和柵電極22可形成晶體管TR。因此，如上所述，如果形成在第一雜質區12中的源極區17和漏極區18包括P型雜質，并且如果形成在第二雜質區14中的源極區17和漏極區18包括N型雜質，則P型金屬氧化物半導體(PMOS)晶體管可形成在第一雜質區12上，并且η型金屬氧化物半導體(NMOS)晶體管可形成在第二雜質區14上。
[0065]在圖1、圖4和圖5中，八個PMOS晶體管MPl至ΜΡ8形成在第一雜質區12上，并且八個NMOS晶體管麗I至ΜΝ8形成在第二雜質區14上。然而，示例實施例不限于此。形成的晶體管的數量可根據逆變器的性能而變化。
[0066]第一源電極24a可形成在每個柵電極22的一側上，以接觸形成在第一雜質區12中的源極區17。第一源電極24a可通過功率軌觸點34連接至第一功率軌44，第一功率軌44上施加有第一電壓VDD。因此,第一源電極24a可將施加有第一電壓VDD的第一功率軌44電連接至形成在第一雜質區12中的源極區17。
[0067]第二源電極24b可形成在每個柵電極22的所述一側上，以接觸形成在第二雜質區14中的源極區17。第二源電極24b可通過另一功率軌觸點34連接至第二功率軌46，第二功率軌46上施加有第二電壓VSS。因此，第二源電極24b可將施加有第二電壓VSS的第二功率軌46電連接至形成在第二雜質區14中的源極區17。
[0068]在一個示例實施例中，施加至第一功率軌44的第一電壓VDD可包括電源電壓，并且施加至第二功率軌46的第二電壓VSS可包括地電壓。然而，示例實施例不限于此，并且第一電壓VDD和第二電壓VSS可變化。例如，在一些其它示例實施例中，施加至第一功率軌44的第一電壓VDD可包括第一電源電壓，并且施加至第二功率軌46的第二電壓VSS可包括小于第一電源電壓的第二電源電壓。
[0069]第一漏電極26a可形成在每個柵電極22的另一側上，以接觸形成在第一雜質區12中的漏極區18。第一漏電極26a可通過漏極觸點36連接至互連線64。
[0070]第二漏電極26b可形成在每個柵電極22的所述另一側上，以接觸形成在第二雜質區14中的漏極區18。第二漏電極26b可通過另一漏極觸點36連接至互連線64。
[0071]如圖3所示，第一源電極24a和第二源電極24b可通過第一層間絕緣膜28與第一漏電極26a和第二漏電極26b絕緣。漏極觸點36可通過第二層間絕緣膜38與第一功率軌44和第二功率軌46、柵極觸點32、分布線42和輸入觸點52絕緣。
[0072]柵電極22可通過柵極觸點32電連接至分布線42。沿著X方向延伸的分布線42可通過輸入觸點52電連接至輸入線62。
[0073]在一個不例實施例中，輸入線62、輸入觸點52、分布線42、柵極觸點32、互連線64和漏極觸點36可包括導電材料。導電材料可為(但不限于)金屬。
[0074]在一個示例實施例中，輸入線62和互連線64可形成在相同高度。另外，分布線42以及第一功率軌44和第二功率軌46可形成在相同高度。這里，輸入線62和互連線64可形成為比分布線42以及第一功率軌44和第二功率軌46高輸入觸點52的高度。
[0075]柵電極22、第一源電極24a和第二源電極24b以及第一漏電極26a和第二漏電極26b可形成在相同高度。這里，分布線42以及第一功率軌44和第二功率軌46可形成為比柵電極22、第一源電極24a和第二源電極24b以及第一漏電極26a和第二漏電極26b高柵極觸點32的高度或功率軌觸點34的高度。
[0076]輸入線62和互連線64可形成為比柵電極22、第一源電極24a和第二源電極24b以及第一漏電極26a和第二漏電極26b高漏極觸點36的高度。因此，漏極觸點36的高度可比柵極觸點32的高度或功率軌觸點34的高度更大。
[0077]電路元件72可電連接至互連線64。雖然在附圖中未詳細示出，但是電路元件72可通過形成為例如過孔的觸點(未示出)連接至互連線64，并且互連線64的一部分可沿著X方向延伸得比圖示的更遠，并可連接至電路元件72。也就是說，在當前示例實施例中，電路元件72可按照任何方式連接至互連線64。
[0078]電路元件72可包括無源電路元件和有源電路元件。無源電路元件的示例可包括(但不限于)電阻器、電容器和電感器。有源電路元件的示例可包括(但不限于)二極管晶體管。
[0079]參照圖4，半導體器件I可表示為由第一電壓VDD和第二電壓VSS驅動的逆變器。因此，提供至輸入線62的輸入信號可以通過逆變器轉變其電壓電平，并隨后被相應地輸出至互連線64。可將輸出信號經由形成閉環的互連線64提供至電路元件72。
[0080]具體地說，參照圖5，由包括八個PMOS晶體管MPl至MP8以及八個NMOS晶體管麗I至MN8的逆變器轉變提供至輸入線62的輸入信號的電壓電平。將具有轉變后的電壓電平的輸入信號作為輸出信號進行輸出。然后，將輸出信號經由形成閉環的互連線64提供至元件電路72。
[0081]在半導體器件I中，由于互連線64形成閉環，因此可減少半導體器件I中的電遷移。這將參照圖6和圖7更加詳細地描述。
[0082]圖6和圖7是示出根據圖1的示例實施例的半導體器件I的效果的示圖。
[0083]圖6是示出其中互連線96未形成閉環(與半導體器件I中的互連線64不同)的半導體器件9a中的電流的示圖。參照圖6，通過漏極觸點92從第一漏電極91a和第二漏電極91b供應的電流Il在互連線96中僅沿著一個方向流動。因此，在半導體器件9a工作時，互連線96的原子在一個方向上(由虛線指示)持續地受力。當互連線96的原子在一個方向上(由虛線指示)持續地受力時，通過電遷移在互連線96中將產生空穴的可能性增大。
[0084]然而，如果互連線64形成如圖7所示半導體器件I中的閉環，則電流在半導體器件I中以分布方式流動。具體地說，參照圖7，在半導體器件I中，通過漏極觸點36從第一漏電極26a和第二漏電極26b供應的電流12和13在互連線64中沿著兩個方向流動。因此，與在上述半導體器件9a中相比，互連線64的原子受到的力減小了。在一些情況下，在半導體器件I工作時，互連線64的一些原子在兩個方向上(由虛線指示)受力。因此，與上述當互連線96未形成閉環時相比，通過電遷移在互連線64中將產生空穴的可能性明顯減少。
[0085]現在將參照圖8和圖9描述根據另一示例實施例的半導體器件。
[0086]圖8是半導體器件2的局部布局圖。圖9是圖8的BI區的局部透視圖。為了簡單起見，將省略對已描述過的元件的重復描述，并且下文中將描述當前實施例，主要著重于與圖1至圖5的區別。
[0087]參照圖8和圖9,半導體器件2的互連線(66a、66b)可包括第一互連線66a和第二互連線66b。
[0088]第一互連線66a可通過漏極觸點36連接至第一漏電極26a和第二漏電極26b。第一互連線66a可為U形。具體地說，第一互連線66a可成形為像橫放的“U”。
[0089]第二互連線66b可通過第一觸點65連接至第一互連線66a。第二互連線66b可沿著Y方向延伸。由于第一互連線66a通過第一觸點65連接至第二互連線66b，因此根據當前實施例的半導體器件2的互連線(66a、66b)可形成閉環。
[0090]在一個示例實施例中，第二互連線66b可形成為高于第一互連線66a。具體地說，第二互連線66b可形成為比第一互連線66a高第一觸點65的高度。雖然為了易于理解，圖9中省略了層間絕緣膜，但是第一互連線66a和第二互連線66b以及第一觸點65可由層間絕緣膜圍繞。
[0091]在半導體器件2中，由于互連線(66a、66b)形成閉環，因此，如上所述，可減少互連線(66a, 66b)中的電遷移。此外，在半導體器件2中，可在第二互連線66b的下方另外形成未連接至第一互連線66a的獨立線。
[0092]現在將參照圖10和圖11來描述根據示例實施例的半導體器件。
[0093]圖10是半導體器件3的局部布局圖。圖11是圖10的區B2的局部透視圖。下文中將描述當前實施例，主要著重于與先前實施例的不同之處。
[0094]參照圖10和圖11，半導體器件3的互連線(68a、68b、68c)可包括第三互連線68a、第四互連線68b和第五互連線68c。
[0095]第三互連線68a可通過漏極觸點36連接至第一漏電極26a和第二漏電極26b。第三互連線68a可朝著第一漏電極26a和第二漏電極26b的一側延伸。
[0096]第三互連線68a可為U形。具體地說，第三互連線68a可成形為像橫放的“U”。
[0097]第四互連線68b可沿著X方向延伸。第四互連線68b可朝著第一漏電極26a和第二漏電極26b的另一側延伸。
[0098]第四互連線68b可通過第二觸點67連接至第三互連線68a。在一個示例實施例中，第四互連線68b可形成為比第三互連線68a更高。具體地說，第四互連線68b可形成為比第三互連線68a高第二觸點67的高度。
[0099]第五互連線68c可通過第三觸點69連接至第四互連線68b。第五互連線68c可沿著Y方向延伸。由于第五互連線68c通過第三觸點69連接至第四互連線68b并且第四互連線68b通過第二觸點67連接至第三互連線68a，因此根據當前實施例的半導體器件3的互連線(68a、68b、68c)可形成閉環。
[0100]在一個示例實施例中，第五互連線68c可形成為比第四互連線68b更高。具體地說，第五互連線68c可形成為比第四互連線68b高第三觸點69的高度。雖然為了便于理解，圖11中省略了層間絕緣膜，但是第三互連線68a至第五互連線68c以及第二觸點67和第三觸點69可由層間絕緣膜圍繞。
[0101]在半導體器件3中，由于互連線(68a、68b、68c)形成閉環，因此，如上所述，可減少互連線(68a、68b、68c)中的電遷移。此外，在半導體器件3中，可在第四互連線68b和第五互連線68c的下方另外形成未連接至第三互連線68a的獨立線。
[0102]圖12是根據另一示例實施例的半導體器件4的局部布局圖。下文中將描述當前實施例，主要著重于與先前實施例的不同之處。
[0103]在圖12的布局圖中，為了易于描述，僅示出了圖1的元件中的第一功率軌44和第二功率軌46以及互連線(64a、64b)。換句話說，圖12中省略了形成在圖1的第一功率軌44和第二功率軌46之間的柵電極22、第一源電極24a和第二源電極24b、第一漏電極26a和第二漏電極26b等。
[0104]參照圖12，根據當前實施例的半導體器件4的第一功率軌44還可設置在第二功率軌46的下方。互連線(64a、64b)可包括彼此分離并分別形成閉環的第六互連線64a和第七互連線64b。
[0105]如上所述，多個PMOS晶體管和多個NMOS晶體管可形成在第六互連線64a下方的第一功率軌44與第二功率軌46之間。另外，多個PMOS晶體管和多個NMOS晶體管可形成在第七互連線64b下方的第一功率軌44與第二功率軌46之間。
[0106]橋接線64c可將第六互連線64a與第七互連線64b連接。具體地說，橋接線64c可通過橋接觸點64d連接至第六互連線64a和第七互連線64b。橋接線64c可形成為高于第六互連線64a和第七互連線64b。具體地說，橋接線64c可形成為比第六互連線64a和第七互連線64b高橋接觸點64d的高度。
[0107]橋接線64c可將形成在第六互連線64a下方的第一功率軌44與第二功率軌46之間的多個晶體管并聯地連接至形成在第七互連線64b下方的第一功率軌44與第二功率軌46之間的多個晶體管。換句話說，圖12的構造可生成半導體器件4，該半導體器件4包括的晶體管比半導體器件I至半導體器件3的晶體管更多。
[0108]雖然在圖12中使用四根橋接線64c將第六互連線64a和第七互連線64b連接，但是示例實施例不限于此。橋接線64c的數量可根據需要變化。
[0109]另外，雖然彼此分離并分別形成閉環的第六互連線64a和第七互連線64b在圖12中沿著Y方向排列，但是示例實施例不限于此。在一個示例實施例中，彼此分離并分別形成閉環的第六互連線64a和第七互連線64b也可沿著X方向排列。
[0110]圖13是根據另一示例實施例的半導體器件5的局部布局圖。下文中將描述當前實施例，主要著重于與先前實施例的不同之處。
[0111]在圖13的布局圖中，為了易于描述，僅示出了圖1的元件中的第一功率軌44和第二功率軌46以及互連線(64e、64f)。換句話說，圖13中省略了形成在圖1的第一功率軌44和第二功率軌46之間的柵電極22、第一源電極24a和第二源電極24b、第一漏電極26a和第二漏電極26b等。
[0112]參照圖13，半導體器件5的互連線(64e、64f)可包括形成閉環的第八互連線64e和U形的第九互連線64f。
[0113]如上所述，多個PMOS晶體管和多個NMOS晶體管可形成在第八互連線64e下方的第一功率軌44與第二功率軌46之間。另外，多個PMOS晶體管和多個NMOS晶體管可形成在第九互連線64f下方的第一功率軌44與第二功率軌46之間。
[0114]橋接線64g可將第八互連線64e與第九互連線64f連接。具體地說,橋接線64g可通過橋接觸點64h連接至第八互連線64e和第九互連線64f。橋接線64g可形成為高于第八互連線64e和第九互連線64f。具體地說，橋接線64g可形成為比第八互連線64e和第九互連線64f高橋接觸點64h的高度。
[0115]橋接線64g可將形成在第八互連線64e下方的第一功率軌44與第二功率軌46之間的多個晶體管并聯地連接至形成在第九互連線64f下方的第一功率軌44與第二功率軌46之間的多個晶體管。換句話說，圖13的構造可生產半導體器件5，該半導體器件5包括的晶體管比半導體器件I至半導體器件3的晶體管更多。
[0116]雖然形成閉環的第八互連線64e和U形的第九互連線64f在圖13中沿著Y方向排列，但是示例實施例不限于此。在一個示例實施例中，第八互連線64e和第九互連線64f也可沿著X方向排列。
[0117]現在將參照圖14至圖17描述根據另一示例實施例的半導體器件。
[0118]圖14是根據示例實施例的半導體器件6的布局圖。圖15是圖14的區C的局部透視圖。圖16是沿著圖15的線D-D截取的剖視圖。圖17是沿著圖15的線E-E截取的剖視圖。
[0119]作為示例，下文中將描述其中半導體器件6包括鰭式晶體管(FinFET)的情況。然而，示例實施例不限于這種情況。示例實施例也可應用于包括三維半導體元件(例如，使用納米線的晶體管)而非鰭式晶體管的半導體器件。
[0120]參照圖14至圖17，半導體器件6還可包括沿著X方向延伸的第一有源鰭部Fl和第二有源鰭部F2。
[0121]第一有源鰭部Fl和第二有源鰭部F2可沿著第三方向Z從有源層100突出。在一些示例實施例中，可通過部分蝕刻有源層100來形成第一有源鰭部Fl和第二有源鰭部F2。然而，示例實施例不限于此。
[0122]在至少一個示例實施例中，有源層100可為半導體襯底。當有源層100是半導體襯底時，半導體襯底可由選自包括S1、Ge、SiGe, GaP, GaAs, SiC, SiGeC, InAs和InP的組的一種或多種半導體材料形成。
[0123]在至少一個示例實施例中，有源層100可為由半導體材料形成的外延層。這里，夕卜延層可形成在絕緣襯底上。換句話說，有源層100可為SOI襯底。
[0124]第一有源鰭部Fl和第二有源鰭部F2可沿著X方向延伸，并且可在Y方向上彼此分離。
[0125]第一有源鰭部Fl和第二有源鰭部F2對可形成每一組。這是因為這兩個有源鰭部Fl和F2由稱作芯棒(mandrel)的一個偽柵形成。
[0126]第一雜質區12和第二雜質區14(見圖1)可形成在第一有源鰭部Fl和第二有源鰭部F2中。
[0127]器件隔離層101可覆蓋第一有源鰭部Fl和第二有源鰭部F2中的每一個的側表面。具體地說，器件隔離層101可覆蓋第一有源鰭部Fl和第二有源鰭部F2中的每一個的下部，如圖15和圖16所示。器件隔離層101可為例如絕緣層。更具體地說，器件隔離層101可為(但不限于)二氧化硅(S12)層、氮化硅(SiN)層或氧氮化硅(S1N)層。
[0128]在附圖中，第一有源鰭部Fl和第二有源鰭部F2中的每一個的截面可逐漸變窄，也就是說，可從頂部至底部逐漸變寬。然而，第一有源鰭部Fl和第二有源鰭部F2中的每一個的截面形狀不限于逐漸變窄的形狀。第一有源鰭部Fl和第二有源鰭部F2中的每一個可具有四邊形的截面形狀。在其它示例實施例中，第一有源鰭部Fl和第二有源鰭部F2中的每一個可具有倒角的截面形狀。也就是說，第一有源鰭部Fl和第二有源鰭部F2中的每一個的拐角可為彎曲的。
[0129]柵極結構192可形成在第一有源鰭部Fl和第二有源鰭部F2中的每一個上，以沿著Y方向延伸。間隔件115可設置在柵極結構192的兩側上。間隔件115可設置在第一有源鰭部Fl和第二有源鰭部F2中的每一個上，以沿著Y方向延伸。
[0130]晶體管可形成在第一有源鰭部Fl和第二有源鰭部F2中的每一個的一部分中。每一個晶體管可包括柵極結構192、間隔件115和源極/漏極區161。
[0131 ] 柵極結構192可包括按順序形成在第一有源鰭部Fl和第二有源鰭部F2中的每一個上的界面層120、柵極絕緣層132、功函數控制層142和柵電極162。
[0132]界面層120可設置在器件隔離層101以及第一有源鰭部Fl和第二有源鰭部F2中的每一個上，以沿著Y方向延伸。界面層120可包括介電常數(k)為9或更小的低k材料層，諸如二氧化硅層(介電常數為大約4)或氧氮化硅層(介電常數為大約4至8，取決于氧原子和氮原子的含量)。可替換地，界面層120可由硅酸鹽或以上示例層的組合形成。
[0133]柵極絕緣層132可設置在界面層120上。具體地說，柵極絕緣層132可沿著Y方向延伸，并且部分地覆蓋第一有源鰭部Fl和第二有源鰭部F2中的每一個的上部。如圖17所示，柵極絕緣層132可沿著設置在柵電極162的兩側上的間隔件115的側壁向上延伸。在圖17中，柵極絕緣層132如上所述地成形，這是因為其通過置換工藝(或后柵極工藝)形成。然而，示例實施例不限于此，并且柵極絕緣層132的形狀可根據需要改變。
[0134]也就是說，在其它示例實施例中，可通過先柵極工藝形成柵極絕緣層132。因此，與圖17不同，柵極絕緣層132可不沿著間隔件115的側壁向上延伸。
[0135]柵極絕緣層132可由高k材料形成。在一些示例實施例中，柵極絕緣層132可由(但不限于)Hf02、A1203、ZrO2> TaO2 等形成。
[0136]功函數控制層142可設置在柵極絕緣層132上。功函數控制層142可沿著Y方向延伸，并且部分地覆蓋第一有源鰭部Fl和第二有源鰭部F2中的每一個的上部。與柵極絕緣層132相似，功函數控制層142可沿著間隔件115的側壁向上延伸。功函數控制層142如上所述地成形，這是因為其通過置換工藝(或后柵極工藝)形成。然而，示例實施例不限于此，并且功函數控制層142的形狀可根據需要改變。
[0137]功函數控制層142可為用于控制晶體管的功函數的層。功函數控制層142可為η型功函數控制層和P型功函數控制層中的至少一種。當功函數控制層142是η型功函數控制層時，其可為(但不限于)TiAl、TiAIN、TaC、TaAIN、TiC*HfSi。在一些示例實施例中，形成在第二有源鰭部F2上的功函數控制層142可包括例如TiAl、TiAIN, TaC、TaAIN、TiC或 HfSi。
[0138]當功函數控制層142是P型功函數控制層時，其可包括例如金屬氮化物。具體地說，功函數控制層142可包括TiN和TaN中的至少一個。更具體地說，功函數控制層142可為(但不限于)由TiN形成的單層或由TiN下層和TaN上層構成的雙層。在一些示例實施例中，形成在第一有源鰭部Fl上的功函數控制層142可為(但不限于)由TiN形成的單層或由TiN下層和TaN上層構成的雙層。
[0139]柵電極162可設置在功函數控制層142上。柵電極162可沿著Y方向延伸，并且部分地覆蓋第一有源鰭部Fl和第二有源鰭部F2中的每一個的上部。
[0140]柵電極162可包括高導電性材料。在一些不例實施例中，柵電極162可包括金屬。金屬的不例可包括，但不限于，Al和W。
[0141]凹槽125可形成在柵極結構192的兩側上的第一有源鰭部Fl和第二有源鰭部F2中的每一個中。每一個凹槽125可具有傾斜側壁。因此，凹槽125可隨著與有源層100相距的距離增大而變寬。如圖15所示，凹槽125可比第一有源鰭部Fl和第二有源鰭部F2更寬。
[0142]源極/漏極區161可分別形成在凹槽125中。在一些示例實施例中，源極/漏極區161可為抬升式源極/漏極區。也就是說，源極/漏極區161的頂表面可高于第一有源鰭部Fl和第二有源鰭部F2的頂表面。另外，源極/漏極區161可通過間隔件115與柵極結構192絕緣。
[0143]就P型晶體管而言，源極/漏極區161可包括壓應力材料。壓應力材料可為晶格常數比Si的晶格常數更大的材料(例如，SiGe)。壓應力材料可通過將壓應力施加至第一有源鰭部Fl和第二有源鰭部F2中的每一個來提高溝道區中的載流子的遷移率。在一些示例實施例中，形成在第一有源鰭部Fl上的源極/漏極區161可包括壓應力材料。
[0144]就η型晶體管而言，源極/漏極區161可包括與有源層100的材料相同的材料或拉應力材料。例如，當有源層100包括Si時，源極/漏極區161可包括Si或晶格常數比Si的晶格常數更小的材料(例如，SiC)。在一些示例實施例中，形成在第二有源鰭部F2上的源極/漏極區161可包括拉應力材料。
[0145]在一個示例實施例中，凹槽125形成在第一有源鰭部Fl和第二有源鰭部F2中的每一個中，并且源極/漏極區161形成在凹槽125中。然而，示例實施例不限于此。在一些其它示例實施例中，可通過將雜質直接注入第一有源鰭部Fl和第二有源鰭部F2中的每一個中，以在第一有源鰭部Fl和第二有源鰭部F2中的每一個中形成源極/漏極區161。
[0146]第一源電極24a和第二源電極24b以及第一漏電極26a和第二漏電極26b可形成在源極/漏極區161上。具體地說，第一源電極24a和第一漏電極26a可在形成在第一有源鰭部Fl上的源極/漏極區161上形成，并且第二源電極24b和第二漏電極26b可在形成在第二有源鰭部F2上的源極/漏極區161上形成。
[0147]雖然為了易于理解，圖15中僅示出了層間絕緣膜102的一部分，但是層間絕緣膜102可覆蓋源極/漏極區161和柵極結構192。
[0148]在一個示例實施例中，形成在第一有源鰭部Fl上的多個PMOS鰭式晶體管和形成在第二有源鰭部F2上的多個NMOS鰭式晶體管可形成逆變器，如以上參照圖1所述。以上已參照圖1全面地描述了半導體器件6的其它元件，因此將省略對它們的重復描述。
[0149]現在將參照圖18描述根據另一示例實施例的半導體器件。
[0150]圖18是半導體器件7的電路圖。
[0151]作為半導體器件7的示例，以下將描述包括六個晶體管的6T靜態隨機存取存儲器(SRAM)器件,但是示例實施例不限于此。
[0152]參照圖18，半導體器件7可包括:第一逆變器INV和第二逆變器INV2對，其在電源節點VCC與接地節點VSS之間并聯連接；以及第一傳輸晶體管PSl和第二傳輸晶體管PS2，它們分別連接至第一逆變器INV和第二逆變器INV2的輸出節點。第一傳輸晶體管PSl和第二傳輸晶體管PS2可分別連接至位線BL和互補位線BLb。第一傳輸晶體管PSl和第二傳輸晶體管PS2的柵極可連接至字線WL。
[0153]第一逆變器INVl包括串聯地連接的第一上拉晶體管PUl和第一下拉晶體管roi，并且第二逆變器INV2包括串聯地連接的第二上拉晶體管PU2和第二下拉晶體管TO2。第一上拉晶體管PUl和第二上拉晶體管PU2可為PMOS晶體管，并且第一下拉晶體管PDl和第二下拉晶體管PD2可為NMOS晶體管。
[0154]第一逆變器INVl的輸入節點連接至第二逆變器INV2的輸出節點，并且第二逆變器INV2的輸入節點連接至第一逆變器INVl的輸出節點，從而第一逆變器INV和第二逆變器INV2形成單個鎖存電路。
[0155]根據上述實施例的半導體器件I至半導體器件6中的每一個都可用作第一逆變器INVl和第二逆變器INV2中的至少一個。具體地說，第一上拉晶體管PUl和第二上拉晶體管PU2中的至少一個可由通過第一漏電極26a(例如，見圖1)連接至互連線64 (例如，見圖1)的多個PMOS晶體管構成。另外，第一下拉晶體管PDl和第二下拉晶體管PD2中的至少一個可由通過第二漏電極26b(例如，見圖1)連接至互連線64(見圖1)的多個NMOS晶體管構成。
[0156]現在將參照圖19描述根據另一示例實施例的半導體器件。
[0157]圖19是半導體器件8的電路圖。
[0158]作為半導體器件8的示例，下文中將描述包括八個晶體管的8TSRAM器件，但是示例實施例不限于此。
[0159]參照圖19，半導體器件8可包括:第一逆變器INV和第二逆變器INV2對，其在電源節點VCC與接地節點VSS之間并聯連接；第一選擇晶體管PSl和第二選擇晶體管PS2，它們分別連接至第一逆變器INV和第二逆變器INV2的輸出節點；驅動晶體管DT，其由第一逆變器INVl的輸出控制；以及傳輸晶體管PT，其連接至驅動晶體管DT的輸出節點。
[0160]第一選擇晶體管PSl和第二選擇晶體管PS2可分別連接至位線BL和互補位線BLb。第一選擇晶體管PSl和第二選擇晶體管PS2的柵極可連接至寫字線WWL。
[0161]第一逆變器INVl包括串聯地連接的第一上拉晶體管PUl和第一下拉晶體管roi，并且第二逆變器INV2包括串聯地連接的第二上拉晶體管PU2和第二下拉晶體管TO2。第一上拉晶體管PUl和第二上拉晶體管PU2可為P型場效應晶體管(PFET)，并且第一下拉晶體管PDl和第二下拉晶體管PD2可為η型場效應晶體管(NFET)。
[0162]第一逆變器INVl的輸入節點連接至第二逆變器INV2的輸出節點，并且第二逆變器INV2的輸入節點連接至第一逆變器INVl的輸出節點，從而第一逆變器INV和第二逆變器INV2形成單個鎖存電路。
[0163]驅動晶體管DT和傳輸晶體管PT可用于讀取存儲在由第一逆變器INVl和第二逆變器INV2形成的鎖存電路中的數據。驅動晶體管DT的柵極可連接至第一逆變器INVl的輸出節點，并且傳輸晶體管PT的柵極可連接至讀字線RWL。驅動晶體管DT的輸出可連接至接地節點VSS，并且傳輸晶體管PT的輸出可連接至讀位線RBL。
[0164]半導體器件8的電路構造可實現通過兩個端口(例如，雙端口)來訪問存儲在SRAM器件中的數據。
[0165]例如，通過選擇寫字線WWL、位線BL和互補位線BLb，可向由第一逆變器INVl和第二逆變器INV2形成的鎖存電路寫數據，或者讀取存儲在所述鎖存電路中的數據。另外，通過選擇讀字線RWL和讀位線RBL，可讀取存儲在由第一逆變器INVl和第二逆變器INV2形成的鎖存電路中的數據。
[0166]在SRAM器件中，可獨立于第一端口的操作來執行通過第二端口讀取數據的操作。因此，該操作不會影響存儲在鎖存電路中的數據。換句話說，讀取存儲在鎖存電路中的數據的操作和向鎖存電路寫數據的操作可獨立地執行。
[0167]根據上述示例實施例的半導體器件I至6中的每一個都可作為第一逆變器INVl和第二逆變器INV2中的至少一個。具體地說，第一上拉晶體管PUl和第二上拉晶體管中的至少一個可由通過第一漏電極26a(例如，見圖1)連接至互連線64(例如，見圖1)的多個PMOS晶體管構成。另外，第一下拉晶體管PDl和第二下拉晶體管Η)2中的至少一個可由通過第二漏電極26b(例如，見圖1)連接至互連線64(見圖1)的多個NMOS晶體管構成。
[0168]現在將參照圖20來描述包括根據示例實施例的半導體器件的無線通信裝置。
[0169]圖20是包括根據示例實施例的半導體器件的無線通信裝置900的框圖。
[0170]參照圖20，無線通信裝置900可為蜂窩電話、智能終端、手機、個人數字助理(PDA)、膝上型計算機、視頻游戲單元或一些其它裝置。裝置900可使用碼分多址(CDMA)、諸如全球移動通信系統(GSM)之類的時分多址(TDMA)或一些其它無線通信標準。
[0171]裝置900可通過接收路徑和發送路徑提供雙向通信。在接收路徑上，由一個或多個基站發送的信號可由天線911接收并提供至接收器(RCVR)913。RCVR 913將接收到的信號進行調節和數字化處理，并將采樣提供至數字段920以進行進一步處理。在發送路徑上，發送器(TMTR) 915接收從數字段920發送的數據、處理并調節所述數據、產生調制信號并且將調制信號通過天線911發送至一個或多個基站。
[0172]數字段920可由數字信號處理器(DSP)、微處理器、精簡指令集計算機(RISC)等的一個或多個實現。另外，可在一個或多個專用集成電路(ASIC)或一些其它類型的集成電路(IC)上制造數字段920。
[0173]數字段920可包括多個處理單元和接口單元，諸如，例如調制解調處理器934、視頻處理器922、應用處理器924、顯示處理器928、控制器/多核處理器926、中央處理單元(CPU) 930和外部總線接口(EBI) 932。
[0174]視頻處理器922可針對圖形應用執行處理。一般來說，視頻處理器922可包括用于任意圖形操作集的任意數量的處理單元或模塊。視頻處理器922的特定部分可以固件和/或軟件實現。例如，控制單元可通過執行本文所述功能的固件和/或軟件模塊(例如，程序、功能等)來實現。固件和/或軟件代碼可存儲在存儲器中，并由處理器(例如，多核處理器926)執行。可在處理器內或處理器外實現存儲器。
[0175]視頻處理器922可實現諸如開放性圖形庫(OpenGL)、Direct3D之類的軟件接口。CPU 930可與視頻處理器922 —起執行一系列圖形處理操作。控制器/多核處理器926可包括兩個或更多核。控制器/多核處理器926可根據工作量將待處理的工作量分配給兩個核，并且同時處理所述工作量。
[0176]在附圖中，應用處理器924示為數字段920的元件。然而，示例實施例不限于此。在一些示例實施例中，數字段920可集成到一個應用處理器924或一個應用芯片中。
[0177]調制解調處理器934可執行在RCVR 913和TMTR 915與數字段920之間傳輸數據所需的操作。顯示處理器928可執行驅動顯示器910所需的操作。
[0178]半導體器件I至半導體器件8可直接用于處理器922、924、926、928、930和934中，或者可將它們用作針對處理器922、924、926、928、930和934的操作所使用的高速緩沖存儲器。
[0179]現在將參照圖21A至圖21C來描述包括根據示例實施例的半導體器件的系統芯片(SoC)系統。
[0180]圖21A是包括根據示例實施例的半導體器件的SoC系統1000的框圖。圖21B是圖21A的CPU 1010的示意性框圖。圖21C是示出封裝之后的圖21A的半導體器件的示圖。
[0181]參照圖21A，SoC系統1000包括應用處理器1001和動態隨機存取存儲器(DRAM)1060。
[0182]應用處理器1001可包括CPU 1010、多媒體系統1020、總線1030、存儲器系統1040和外圍電路1050。
[0183]CPU 1010可執行驅動SoC系統1000所需的操作。在一些示例實施例中，CPU 1010可配置為包括多個核的多核環境。
[0184]在一些示例實施例中，CPU 1010可包括第一簇1012和第二簇1016，如圖21B所
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[0185]第一簇1012可位于CPU 1010中，并包括η個(其中η是自然數)第一核1014。在圖21Β中，為了易于描述，作為示例，將描述其中第一簇1012包括四個(即，η = 4)第一核1014a至1014d的情況。然而，示例實施例不限于這種情況。
[0186]第二簇1016也可位于CPU 1010中，并且包括η個第二核1018。第二簇1016可與第一簇1012分離。為了易于描述，作為示例，將描述其中第二簇1016包括四個(S卩，η =4)第二核1018a至1lSd的情況。然而，示例實施例不限于這種情況。
[0187]在圖21B中，在第一簇1012中包括的第一核1014的數量等于在第二簇1016中包括的第二核1018的數量。然而，示例實施例不限于此。在一些實施例中，在第一簇1012中包括的第一核1014的數量也可與在第二簇1016中包括的第二核1018的數量不同。
[0188]另外，在圖21B中，僅第一簇1012和第二簇1016位于CPU 1010中。然而，示例實施例不限于此。必要時，還可在CPU 1010中另外布置第三簇(未示出)，該第三簇與第一簇1012和第二簇1016分離并包括第三核(未示出)。
[0189]在當前實施例中，在第一簇1012中包括的第一核1014的每單位時間的計算量可不同于在第二簇1016中包括的第二核1018的每單位時間的計算量。
[0190]在一些示例實施例中，第一簇1012可為小簇，而第二簇1016可為大簇。在這種情況下，在第一簇1012中包括的第一核1014的每單位時間的計算量可小于在第二簇1016中包括的第二核1018的每單位時間的計算量。
[0191]因此，在第一簇1012中包括的所有第一核1014能夠執行操作的情況下的每單位時間的計算量可小于在第二簇1016中包括的所有第二核1018能夠執行操作的情況下的每單位時間的計算量。
[0192]在第一簇1012中包括的第(1-1)核1014a至第(1_4)核1014d中各自的每單位時間的計算量可相等，并且在第二簇1016中包括的第(2-1)核1018a至第(2_4)核1018d中各自的每單位時間的計算量可相等。也就是說，假設第(1-1)核1014a至第(1-4)核1014d中的每一個的每單位時間的計算量為10，第(2-1)核1018a至第(2_4)核1018d中的每一個的每單位時間的計算量可為40。
[0193]功率管理單元1019可根據需要啟用或禁用第一簇1012和第二簇1016。具體地說，當需要由第一簇1012執行操作時，功率管理單元1019可啟用第一簇1012并禁用第二簇1016。相反，當需要由第二簇1016執行操作時，功率管理單元1019可啟用第二簇1016并禁用第一簇1012。當所需計算量可完全由第(1-1)核1014a處理時，功率管理單元1019可啟用第一簇1014a并禁用第二簇1016。即使在第一簇1012中，功率管理單元1019也可啟用第(1-1)核1014a并禁用第(1-2)核1014b至第(1_4)核1014d。換句話說，功率管理單元1019可確定是否啟用第一簇1012和第二簇1016，并且還可確定是否啟用在第一簇1012中包括的第(1-1)核1014a至第(1_4)核1014d中的每一個以及在第二簇1016中包括的第(2-1)核1018a至第(2-4)核1018d中的每一個。
[0194]在一些示例實施例中，功率管理單元1019可通過向第一簇1012和/或在第一簇1012中包括的核1014a至1014d以及第二簇1016和/或在第二簇1016中包括的核1018a至1018d供電來啟用第一簇1012和/或在第一簇1012中包括的核1014a至1014d以及第二簇1016和/或在第二簇1016中包括的核1018a至1018d。另外，功率管理單元1019可通過切斷向第一簇1012和/或在第一簇1012中包括的核1014a至1014d以及第二簇1016和/或在第二簇1016中包括的核1018a至1018d的供電來禁用第一簇1012和/或在第一簇1012中包括的核1014a至1014d以及第二簇1016和/或在第二簇1016中包括的核1018a 至 1018d。
[0195]功率管理單元1019可根據SoC系統1000的操作環境僅啟用特定簇1012和/或在特定簇1012中包括的核1014a至1014d，或者特定簇1016和/或在特定簇1016中包括的核1018a至1018d，從而管理整個SoC系統100的功耗。
[0196]返回參照圖21A，多媒體系統1020可用于在SoC系統1000中執行多種多媒體功能。多媒體系統1020可包括3D引擎模塊、視頻編解碼器、顯示系統、相機系統、后處理器等。
[0197]總線1030可用于在CPU 1010、多媒體系統1020、存儲器系統1040和外圍電路1050之間進行數據通信。在一些示例實施例中，總線1030可具有多層結構。具體地說，總線1030可為(但不限于)多層先進高性能總線(AHB)或多層先進可擴展接口(AXI)。
[0198]存儲器系統1040可提供用于將應用處理器1001連接至外部存儲器(例如，DRAM1060)所需的環境，并且以高速操作。在一些示例實施例中，存儲器系統1040可包括控制外部存儲器(例如，DRAM1060)所需的控制器(例如，DRAM控制器)。
[0199]外圍電路1050可提供用于將SoC系統1000平穩地連接至外部裝置(例如，主板)所需的環境。因此，外圍電路1050可包括使得連接至SoC系統1000的外部裝置能夠與SoC系統1000兼容的多種接口。
[0200]DRAM 1060可用作操作應用處理器1001所需的操作存儲器。在一些示例實施例中，DRAM 1060可布置在應用處理器1001的外部。具體地說，DRAM 1060可以層疊封裝(PoP)形式與應用處理器1001封裝在一起，如圖2IC所示。
[0201]參照圖21C，半導體封裝可包括封裝襯底PS、DRAM 1060和應用處理器1001。
[0202]封裝襯底PS可包括多個封裝球PB。封裝球PB可通過封裝襯底PS中的信號線電連接至應用處理器1001的芯片球CB，并且可通過封裝襯底PS中的信號線電連接至聯接球JB。
[0203]DRAM 1060可通過引線鍵合電連接至聯接球JB。
[0204]應用處理器1001可設置在DRAM 1060的下方。應用處理器1001的芯片球CB可通過聯接球JB電連接至DRAM 1060。
[0205]在圖21A中，DRAM 1060位于應用處理器1001以外。然而，示例實施例不限于此。必要時，DRAM 1060也可位于應用處理器1001內部。
[0206]可將半導體器件I至半導體器件8中的任一個提供為SoC系統1000中的任一元件。
[0207]現在將參照圖22來描述包括根據示例實施例的半導體器件的電子系統。
[0208]圖22是示出包括根據示例實施例的半導體器件的電子系統1100的框圖。
[0209]參照圖22，電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、存儲器裝置1130、接口 1140和總線1150。控制器1110、1/0裝置1120、存儲器裝置1130和/或接口 1140可通過總線1150彼此連接。總線1150可用作發送數據的路徑。
[0210]控制器1110可包括微處理器、數字信號處理器、微控制器和邏輯裝置中的至少一個，所述邏輯裝置能夠執行與微處理器、數字信號處理器和微控制器相似的功能。I/o裝置1120可包括小鍵盤、鍵盤和顯示裝置等。存儲器裝置1130可存儲數據和/或命令。接口1140可用于將數據發送至通信網絡或從通信網絡接收數據。接口 1140可為有線或無線接口。在一個示例中，接口 1140可包括天線或者有線或無線收發器。
[0211]雖然附圖中未示出，但是電子系統1100可為用于改進控制器1110的操作的操作存儲器，并且還可包括高速DRAM或SRAM。這里，可采用半導體器件I至半導體器件8中的任一個作為工作存儲器。另外，半導體器件I至半導體器件8中的任一個可設置在存儲器裝置1130中，或者設置在控制器1110或I/O裝置1120中。
[0212]電子系統1100可應用于能夠在無線環境中發送或接收信息的幾乎所有類型的電子產品，諸如PDA、便攜式計算機、網絡平板計算機、無線電話、移動電話、數字音樂播放器、記憶卡等。
[0213]圖23至圖25是示出可應用根據示例實施例的半導體器件的半導體系統的示例的示圖。
[0214]圖23示出了平板個人計算機(PC) 1200，圖24示出了筆記本計算機1300，并且圖25示出了智能電話1400。根據本文闡述的上述示例實施例的半導體器件I至半導體器件8中的至少一個可用于平板PC1200、筆記本計算機1300和智能電話1400中。
[0215]本文闡述的半導體器件I至半導體器件8也可應用于除本文闡述的這些以外的多種IC裝置。也就是說，雖然以上已經描述了平板PC1200、筆記本計算機1300和智能電話1400作為根據示例實施例的半導體系統的示例，但是根據實施例的半導體系統的示例不限于平板PC1200、筆記本計算機1300和智能電話1400。在一些示例實施例中，半導體系統可提供為以下項:計算機、超級移動PC(UMPC)、工作站、上網本計算機、PDA、便攜式計算機、無線電話、移動電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航裝置、黑盒子、數碼相機、三維電視、數字音頻記錄儀、數字音頻播放器、數字圖片記錄儀、數字圖片播放器、數字視頻記錄儀、數字視頻播放器等。
[0216]現在將參照圖26來描述制造根據示例實施例的半導體器件的方法。
[0217]圖26是示出制造根據示例實施例的半導體器件的方法的流程圖。
[0218]參照圖26，制備標準單元(操作S100)。標準單元可形成半導體器件I至半導體器件8的布局中的任一種。具體地說，所制備的標準單元可包括構成逆變器的多個PMOS晶體管和多個NMOS晶體管以及連接至逆變器的輸出端并形成閉環的互連線。
[0219]接著，利用所制備的標準單元制造半導體器件(操作S110)。具體地說，利用所制備的標準單元，在半導體襯底上執行沉積工藝、蝕刻工藝等。結果，可制造半導體器件I至半導體器件8中的任一個。
[0220]在【具體實施方式】的結尾，本領域技術人員應該理解，在實質上不脫離示例實施例的原理的情況下，可對示例實施例進行各種變形和修改。因此，所公開的示例實施例僅以一般性和描述性含義使用而非出于限制目。
【權利要求】
1.一種半導體器件,其包括: 第一源電極，其配置為將第一功率軌連接至第一雜質區，所述第一功率軌結合至第一電壓源； 第二源電極，其配置為將第二功率軌連接至第二雜質區，所述第二功率軌結合至第二電壓源，所述第一電壓源和所述第二電壓源不同； 柵電極，其位于所述第一雜質區和所述第二雜質區上； 第一漏電極，其位于所述第一雜質區上； 第二漏電極，其位于所述第二雜質區上；以及 互連線，其連接至所述第一漏電極和所述第二漏電極，所述互連線形成至少一個閉環。
2.根據權利要求1所述的半導體器件，其中，所述互連線高于所述第一源電極、所述第二源電極、所述柵電極、所述第一漏電極和所述第二漏電極。
3.根據權利要求1所述的半導體器件，其中，所述柵電極沿著第一方向延伸，并且 所述互連線包括: 第一互連線部分，其為U形，以及 第二互連線部分，其沿著第一方向延伸，所述第二互連線部分高于所述第一互連線部分。
4.根據權利要求3所述的半導體器件，其中，所述第一互連線部分還包括: 第三互連線部分，其朝著所述第一漏電極和所述第二漏電極的一側延伸，以及 第四互連線部分，其朝著所述第一漏電極和所述第二漏電極的另一側延伸，所述第四互連線部分高于所述第三互連線部分。
5.根據權利要求1所述的半導體器件，其中，所述第一雜質區包括N型雜質區，并且所述第二雜質區包括P型雜質區。
6.根據權利要求1所述的半導體器件，其中，所述第一電壓源配置為提供電源電壓，并且所述第二電壓源配置為提供地電壓。
7.根據權利要求1所述的半導體器件，其還包括: 有源鰭部，其從襯底突出，其中所述第一雜質區和所述第二雜質區位于所述有源鰭部中。
8.根據權利要求7所述的半導體器件，其還包括: 柵極絕緣層，其位于所述柵電極與所述有源鰭部之間；以及 間隔件，其位于所述有源鰭部上和所述柵電極的一側上， 其中，所述柵極絕緣層沿著所述間隔件的側壁延伸。
9.根據權利要求1所述的半導體器件，其還包括: 橋接線，并且 所述互連線包括: 第一互連線部分，其形成第一閉環，以及 第二互連線部分，其與所述第一互連線部分分離并且形成第二閉環，所述橋接線連接至所述第一互連線部分和所述第二互連線部分。
10.根據權利要求9所述的半導體器件，其中，所述橋接線高于所述第一互連線部分和所述第二互連線部分。
11.根據權利要求1所述的半導體器件，其還包括: 另一互連線，其連接至所述第一漏電極和所述第二漏電極，所述另一互連線為U形；以及 橋接線，其連接至形成至少一個閉環的所述互連線以及U形的所述另一互連線。
12.—種半導體器件，其包括: 第一晶體管； 第二晶體管，其與所述第一晶體管不同；以及 互連線，其連接至所述第一晶體管和所述第二晶體管各自的輸出端以及電路元件，所述互連線形成至少一個閉環。
13.根據權利要求12所述的半導體器件，其中，第一晶體管包括P型金屬氧化物半導體晶體管，并且第二晶體管包括η型金屬氧化物半導體晶體管。
14.根據權利要求12所述的半導體器件，其中，所述第一晶體管的源電極配置為接收第一電壓，并且所述第二晶體管的源電極配置為接收與第一電壓不同的第二電壓。
15.根據權利要求14所述的半導體器件，其中，所述第一電壓包括電源電壓，并且所述第二電壓包括地電壓。
16.根據權利要求12所述的半導體器件，其中，所述電路元件包括電阻器、電容器、電感器、二極管和晶體管中的至少一個。
17.根據權利要求12所述的半導體器件，其中，所述第一晶體管和所述第二晶體管在第一功率軌與第二功率軌之間串聯連接。
18.根據權利要求17所述的半導體器件，其中，所述第一晶體管包括并聯連接的多個第一晶體管，并且第二晶體管包括并聯連接的多個第二晶體管。
19.根據權利要求17所述的半導體器件，其中，所述第一功率軌配置為接收電源電壓，并且所述第二功率軌配置為接收地電壓。
20.根據權利要求12所述的半導體器件，其中所述半導體器件為逆變器。
【文檔編號】H01L21/60GK104282655SQ201410331005
【公開日】2015年1月14日 申請日期:2014年7月11日 優先權日:2013年7月12日
【發明者】徐在禹, 丁健鈺, 金珉修, 韓相信, 姜主賢, 趙郁來 申請人:三星電子株式會社