具有共面形貌的多高度finfet的制作方法

具有共面形貌的多高度finfet的制作方法
【專利摘要】本發明涉及具有共面形貌的多高度FINFET。提供了一種半導體結構，其具有有著可變高度的半導體鰭而沒有任何不適當的形貌。所述半導體結構包括具有第一半導體表面和第二半導體表面的半導體襯底，其中所述第一半導體表面位于所述第二半導體表面上方并且從所述第二半導體表面垂直偏移。氧化物區域直接位于所述第一半導體表面和/或所述第二半導體表面上。具有第一高度的第一組第一半導體鰭位于所述半導體襯底的所述第一半導體表面上方。具有第二高度的第二組第二半導體鰭位于所述第二半導體表面上方，其中所述第二高度不同于所述第一高度，并且其中每個第一半導體鰭和每個第二半導體鰭具有彼此共面的最上表面。
【專利說明】具有共面形貌的多高度FINFET

【技術領域】
[0001] 本申請涉及非平面半導體器件及其形成方法。更具體地，本申請涉及FinFET器件 及其形成方法。

【背景技術】
[0002] 隨著集成電路日益按比例縮小以及對集成電路的較高速度的需求日益增加，晶體 管需要隨著尺寸日益變小而具有更高的驅動電流。在互補金屬氧化物半導體（CMOS)器件 的發展中，諸如例如FinFET、三柵和全包圍柵半導體納米線場效應晶體管（FET)的非平面 半導體器件的使用是下一步，因為這種器件能夠以日益變小的尺寸實現更高的驅動電流。


【發明內容】

[0003] 在本申請的一個方面，提供了一種半導體結構，其包含具有可變高度的半導體鰭 (fin)而沒有任何不適當的形貌（topography)。具體地，提供了一種半導體結構，其包括： 包括第一半導體表面和第二半導體表面的半導體襯底，其中所述第一半導體表面位于所述 第二半導體表面上方并且從所述第二半導體表面垂直偏移。氧化物區域直接位于所述第一 半導體表面和/或所述第二半導體表面上。具有第一高度的第一組第一半導體鰭位于所述 半導體襯底的所述第一半導體表面上方。具有第二高度的第二組第二半導體鰭位于所述第 二半導體表面上方，其中所述第二高度不同于所述第一高度，并且其中每個第一半導體鰭 和每個第二半導體鰭具有最上表面，并且所述第一和第二半導體鰭的所述最上表面彼此共 面。
[0004] 在一個實施例中，所述半導體結構包括：包括第一半導體表面和第二半導體表面 的體（bulk)半導體襯底，其中所述第一半導體表面位于所述第二半導體表面上方并且從 所述第二半導體表面垂直偏移。第一氧化物區域直接位于所述第一半導體表面上，并且第 二氧化物區域直接位于所述第二半導體表面上。根據本申請的該實施例，所述第一氧化物 區域的最上表面位于所述第二氧化物區域的最上表面上方并且從所述第二氧化物區域的 最上表面垂直偏移。具有第一高度的第一組第一半導體鰭直接位于所述第一氧化物區域的 最上表面上，并且具有第二高度的第二組第二半導體鰭直接位于所述第二氧化物區域的最 上表面上，其中所述第二高度大于所述第一高度，并且其中每個第一半導體鰭和每個第二 半導體鰭具有最上表面，并且所述第一和第二半導體鰭的所述最上表面彼此共面。
[0005] 在本申請的另一個方面，提供了一種形成半導體結構的方法，該半導體結構包含 具有可變高度的半導體鰭而沒有任何不適當的形貌。具體地，所述方法包括提供包括第一 半導體表面和第二半導體表面的半導體襯底，其中所述第一半導體表面位于所述第二半導 體表面上方并且從所述第二半導體表面垂直偏移，并且其中在所述半導體襯底的所述第一 半導體表面的一部分上存在成對的間隔開的半導體心軸（mandrel)結構。接下來，在所述 第一半導體表面和/或所述第二半導體表面上形成氧化物區域。從每個半導體心軸結構的 一個側壁表面形成具有第一高度且位于所述第一半導體表面上方的第一組第一半導體鰭， 并且從每個半導體心軸結構的另一側壁表面形成具有第二高度且位于所述第二半導體表 面上方的第二組第二半導體鰭，其中所述第二高度不同于所述第一高度，并且其中所述第 一半導體鰭和所述第二半導體鰭各自具有最上表面，并且其中所述第一半導體鰭的所述最 上表面與所述第二半導體鰭的所述最上表面共面。接下來，從所述第一半導體表面的部分 的頂上去除每個半導體心軸結構。

【專利附圖】

【附圖說明】
[0006] 圖1是（通過橫截面視圖）示例出根據本申請的一個實施例的包括半導體襯底的 初始結構的圖示，所述半導體襯底具有位于其上的硬掩膜材料層。
[0007] 圖2是（通過橫截面視圖）示例出在穿過所述硬掩膜材料層并且進入所述半導體 襯底的一部分形成多個開口之后的圖1的初始結構的圖示。
[0008] 圖3是（通過橫截面視圖）示例出在半導體襯底的暴露的側壁表面上形成半導體 心軸結構之后的圖2的結構的圖示。
[0009] 圖4是（通過橫截面視圖）示例出在用與所述硬掩膜材料不同的電介質材料填充 所述硬掩膜材料層和所述半導體襯底內的開口的剩余部分之后的圖3的結構的圖示。
[0010] 圖5是（通過橫截面視圖）示例出在去除了所述硬掩膜材料層的剩余部分并且使 所述襯底的暴露部分凹陷以在包括所述半導體心軸結構和所述電介質材料的所述半導體 襯底的第一凹陷表面下方提供第二凹陷表面之后的圖4的結構的圖示。
[0011] 圖6是（通過橫截面視圖）示例出在從所述結構去除了所述電介質材料之后的圖 5的結構的圖示。
[0012] 圖7是（通過橫截面視圖）示例出在所述半導體襯底的第一和第二凹陷表面上形 成氧化物區域并且在每個半導體心軸結構上形成氧化物蓋帽（cap)之后的圖6的結構的圖 /_J、1 〇
[0013] 圖8是（通過橫截面視圖）示例出在每個氧化物區域上以及每個導體心軸結構的 側壁表面上形成半導體鰭之后的圖7的結構的圖示。
[0014] 圖9A-9B是（通過橫截面視圖）示例出能夠在本申請中形成的一些示例性含鰭結 構的圖示，在所述結構中僅在所述凹陷表面之一而不在另一凹陷表面上形成氧化物區域。
[0015] 圖10是（通過橫截面視圖）示例出在去除了每個所述半導體心軸結構并且在所 述半導體襯底的先前被所述半導體心軸結構占據的暴露部分上形成絕緣層之后的圖8的 結構的圖示。
[0016] 圖11是（通過橫截面視圖）示例出在形成跨騎每個半導體鰭的柵極結構之后的 圖10的結構的圖示。
[0017] 圖12是（通過自頂向下視圖）示例出使用本申請的處理步驟形成的靜態隨機存 取存儲器（SRAM)器件的圖示。

【具體實施方式】
[0018] 現在將通過參考下面的討論和本申請的附圖，更詳細地描述本申請，本申請提供 了一種FinFET器件及其形成方法。注意，本申請的附圖僅為了示例的目的提供，因此它們 未按比例繪制。在附圖和后面的描述中，相似的元件用相似附圖標記表示。為了下文的描 述，詞語"上"、"下"、"右"、"左"、"垂直"、"水平"、"頂部"、"底部"及其派生詞應當涉及在本 申請的附圖中取向的部件、層和/或元件。
[0019] 在下面的描述中，闡述了大量的具體細節，諸如特定的結構、部件、材料、尺寸、處 理步驟和技術，以便提供對本申請的徹底的理解。然而,本領域普通技術人員將理解，本申 請可以在沒有這些具體細節的情況下以可行的備選工藝選項來實踐。在其它情況下，未詳 細描述公知的結構或處理步驟，以免使本申請的各種實施例模糊不清。
[0020] FinFET器件是能夠以日益減小的尺寸提供更高的驅動電流的一種結構。貫穿本 申請中所使用的術語"鰭（fin)"是指用作半導體器件的主體（body)的半導體材料，在所述 器件中，柵極結構跨騎所述半導體材料而使得電荷沿著所述半導體的兩個側壁上的溝道以 及可選地沿著所述半導體材料的頂面流動。現有技術的FinFET器件的一個缺點是器件寬 度量子化，即，有效器件寬度必須為整數個鰭。寬度量子化使器件設計受到嚴重限制，對于 靜態隨機存取存儲器（SRAM)尤其如此，在SRAM中非常期望定制上拉、下拉和通柵（pass gate)晶體管之間的比率。在體FinFET器件中，可以使淺溝槽隔離區凹陷以得到不同的鰭 寬度，但是體FinFET器件在實現低泄露電流（leakage)方面有困難，這是因為體FinFET器 件需要結隔離并且因此具有固有地高的結/柵致漏極泄露電流（GIDL)。
[0021] 氧化物上半導體（SOI)FinFET器件克服了高泄露電流問題。然而，SOI FinFET器 件的鰭寬度是由SOI襯底的SOI層（即，最頂部半導體層）的厚度預先確定的。以不同的 S0I厚度開始導致對于制造來說不理想的形貌。SOI FinFET器件的另一個缺點是與體半導 體相比高的襯底成本。
[0022] 本申請提供了以體半導體襯底開始形成SOI finFET器件的方法，其中可以實現各 種鰭高度而不引入不希望的形貌。在一些實施例中，本申請提供了一種finFET SRAM，其中 nFET鰭比pFET鰭高。在其它實施例中，本申請可以在同一半導體襯底上提供SOI鰭和體 S0I 鰭。
[0023] 首先參考圖1，示例出了根據本申請的一個實施例的包括半導體襯底10的初始結 構，所述半導體襯底10具有位于其上的硬掩膜材料層12。
[0024] 根據本申請，在本申請中采用的半導體襯底10是體半導體襯底。"體"的是意思是 從一個表面到相反表面的半導體襯底10的整體由某半導體材料構成。半導體襯底10可以 由包括但不限于Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它類似的III/V化合物半 導體的任何半導體材料構成。這些半導體材料的多層也可以用作半導體襯底10的半導體 材料。在一個實施例中，半導體襯底10包括諸如例如單晶硅的單晶半導體材料。在其它實 施例中，半導體襯底10可以包括多晶或非晶半導體材料。
[0025] 在本申請的一些實施例中，半導體襯底10可以是摻雜的、未摻雜的或其中包含摻 雜區或未摻雜區。為了清楚起見，在本申請的圖中未具體示出摻雜區。半導體材料內的每 個摻雜區可以具有相同的電導率和/或摻雜濃度，或者它們可以具有不同的電導率和/或 摻雜濃度。存在于半導體襯底10的半導體材料中的摻雜區可以利用常規離子注入工藝或 者氣相摻雜形成。
[0026] 圖1所示的初始結構也包括存在于半導體襯底10的暴露表面上的硬掩膜材料層 12。硬掩膜材料層12可以由諸如例如氧化物、氮化物和/或氧氮化物的電介質硬掩膜材料 構成。在一個實施例中，硬掩膜材料層12可以由氧化硅、氮化硅和/或氧氮化硅構成。在一 個實施例中，硬掩膜材料層12可以利用諸如例如熱氧化處理或熱氮化處理的熱處理形成。 在另一個實施例中，硬掩膜材料層12可以通過諸如例如化學氣相沉積（CVD)或等離子增強 的化學氣相沉積（PECVD)的沉積工藝形成。硬掩膜材料層12的厚度可以為5nm-50nm，但也 可以采用更小和更大的厚度。
[0027] 現在參考圖2,示例出了在穿過所述硬掩膜材料層12并且進入所述半導體襯底10 的一部分形成多個開口 14之后的圖1的初始結構。硬掩膜材料層12的剩余部分在下文中 被稱為硬掩膜材料部分13。
[0028] 可以通過光刻和蝕刻形成所述多個開口 14。光刻可以包括在硬掩膜材料層14 的暴露表面上形成光致抗蝕劑（未示出），將光致抗蝕劑暴露于期望的輻射圖形，然后用 常規抗蝕劑顯影劑來顯影暴露的光致抗蝕劑，從而在硬掩膜材料層12的頂上提供構圖的 (patterned)光致抗蝕劑。然后采用至少一次蝕刻，所述蝕刻將圖形從構圖的光致抗蝕劑穿 過硬掩膜材料層12轉移到半導體襯底10的一些部分中。在一個實施例中，用于圖形轉移 的蝕刻可以包括諸如例如反應離子蝕刻、等離子體蝕刻、離子束蝕刻和激光燒蝕的干法蝕 刻工藝。在另一個實施例中，用于圖形轉移的蝕刻可以包括諸如例如Κ0Ν或TMAH的濕法化 學蝕刻劑。在又一個實施例中，可以使用干法蝕刻和濕法化學蝕刻的組合來轉移圖形。在 一個實施例中，首先將圖形從構圖的光致抗蝕劑轉移到硬掩膜材料層12中，然后去除構圖 的光致抗蝕劑，然后將圖形從現在構圖的硬掩膜材料層中轉移到半導體襯底10的一些部 分中。在一些實施例中，可以貫穿整個轉移過程保留構圖的光致抗蝕劑。可以利用諸如例 如灰化的常規抗蝕劑剝離工藝去除構圖的光致抗蝕劑。
[0029] 在通過硬掩膜材料層12將圖形轉移到半導體襯底10的一些部分中之后，在半導 體襯底10中提供開口 14。每個開口 14與半導體襯底10的非凹陷表面相比具有第一凹陷 表面lOi^。半導體襯底的非凹陷表面在本申請中可以稱為臺面（mesa)表面10m。臺面表 面l〇m代表半導體襯底10的原始最頂表面。如圖所不，硬掩膜材料部分13存在于臺面表 面10m的頂上。在一些實施例中，如圖所不，硬掩膜材料部分13的側壁表面與由每個開口 14界定的構圖的半導體襯底10的側壁表面垂直一致。
[0030] 在本申請的一個實施例中，每個開口 14可以具有為40nm到200nm的從半導體襯 底10的一個暴露側壁到半導體襯底10的另一個暴露側壁測量的寬度。在本申請的另一個 實施例中，每個開口 14可以具有為40nm到120nm的從半導體襯底10的一個暴露側壁到半 導體襯底10的另一個暴露側壁測量的寬度。
[0031] 在本申請的一個實施例中，每個開口 14可以具有為50nm到250nm的從第一凹陷 表面lOh到臺面表面10m測量的深度。在本申請的另一個實施例中，每個開口 14可以具 有為50nm到100nm的從第一凹陷表面1〇Γι到臺面表面10m測量的深度。
[0032] 現在參考圖3,示例出了在半導體襯底10的暴露側壁表面上形成半導體心軸結構 16之后的圖2的結構。如圖所示，在每個開口 14中提供一對間隔開的半導體心軸結構16。 所形成的每一個半導體心軸結構16都具有位于半導體襯底10的第一凹陷表面IOa的一部 分上的最下表面。因此，在形成于每個開口 14中的每對間隔開的半導體心軸結構16之間 留下間隙15。也如圖所示，每個半導體心軸結構16具有與半導體襯底10的臺面表面10m 共面的最上表面。由于硬掩膜材料部分13存在于所述臺面表面頂上，所述半導體心軸結構 16并不延伸到半導體襯底10的臺面表面10m上方。
[0033] 每個半導體心軸結構16包括與半導體襯底10的半導體材料不同的半導體材料。 可以用于提供每個半導體心軸結構16的半導體材料的例子包括但不限于Si、Ge、SiGe、 SiC、SiGeC、InAs、GaAs、InP或其它類似的III/V化合物半導體。在本申請的一個實施例 中，每個半導體心軸結構16可以包括相同的半導體材料，該半導體材料不同于半導體襯底 10的半導體材料。在本申請的另一個實施例中，每個半導體心軸結構16可以包括不同的半 導體材料，其中提供半導體心軸結構16的每種不同半導體材料都不同于半導體襯底10的 半導體材料。在又一個實施例中，第一組半導體心軸結構16可以包括相同的半導體材料， 而第二組半導體心軸結構16可以包括不同于第一組半導體心軸結構16的半導體材料。在 上面提及的各種實施例中的任何實施例中，用于提供半導體心軸結構16的半導體材料不 同于用作半導體襯底10的半導體材料。
[0034] 在本申請的一個實例中，并且當半導體襯底10由硅構成時，半導體心軸結構16可 以由硅鍺合金構成。在這種實施例中，提供每個半導體心軸結構16的硅鍺合金可以具有從 30原子％鍺到60原子％鍺的鍺含量。也可以使用提供每個半導體心軸結構16的硅鍺合金 的其它鍺含量。
[0035] 在一些實施例中，每個半導體心軸結構16可以是未摻雜的，S卩，包括本征半導體 材料。在其它實施例中，用η型或p型摻雜劑摻雜每個半導體心軸結構16。在一些實施例 中，第一組半導體心軸結構16可以是本征的，而第二組半導體心軸結構16可以是摻雜的。
[0036] 通過外延生長（或外延沉積）工藝形成每個半導體心軸結構16。術語"外延生長 和/或沉積"的意思是在半導體材料的沉積表面上生長半導體材料，其中所生長的半導體材 料具有與沉積表面的半導體材料相同（或者接近相同）的結晶特性。根據本申請的一個實 施例，可以使用包含至少一種半導體源氣體的氣體混合物在300°C到1000°C的溫度下外延 生長每個半導體心軸結構16。在一個例子中，可以在600°C到800°C的溫度下外延生長每個 半導體心軸結構16。在本申請的一個實施例中，可以利用低壓化學氣相沉積（LPCVD)外延 生長每個半導體心軸結構16。在本申請的一些實施例中，以下述方式控制處理壓力：僅允 許在（110)側壁上沉積以形成每個半導體心軸結構16,在第一凹陷表面1〇 Γι上沒有或者幾 乎沒有沉積。在一個實施例中，處理壓力可以是200乇。
[0037] 在一個實施例中，使用外延工藝的晶體取向依賴性來在半導體襯底10的暴露側 壁上形成半導體心軸結構16,但是不在第一凹陷表面lOh上形成半導體心軸結構16。例 如，如果將半導體襯底10被選擇成其具有（110)的頂面取向以及（100)的側壁取向，則可 以調整外延工藝，使得半導體心軸結構16沉積在（100)側壁上但不沉積在（110)凹陷上。
[0038] 在又一個實施例中，半導體心軸結構16可以沉積在半導體襯底10的側壁上以及 第一凹陷表面10^上。然后可以使用諸如例如反應離子蝕刻的蝕刻工藝來去除沉積在第 一凹陷表面l〇 ri上的半導體心軸材料的部分。
[0039] 在另一個實施例中，在外延工藝之前使半導體襯底10的第一凹陷表面l〇ri改性 (modify)，以便半導體心軸結構16不沉積在第一凹陷表面10a上。例如，可以使用具有諸 如Ge、Xe或Si的重離子的離子注入來使第一凹陷表面處的半導體襯底非晶化。在所述外 延工藝期間，半導體心軸結構16不沉積在非晶化的區域上，或者以非晶或多晶形式沉積并 且在循環沉積和蝕刻外延工藝中被去除。
[0040] 在其中摻雜劑存在于半導體心軸結構16中的實施例中，可以在外延生長工藝期 間或者在外延生長之后利用離子注入、氣相摻雜或簇束注入（cluster beam implantation) 中的一種引入摻雜劑。當在外延生長工藝期間引入摻雜劑時，可以將外延生長工藝稱為原 位外延生長工藝，其中摻雜劑源與至少一種半導體源一起被使用。
[0041] 在本申請的一個實施例中，用于形成每個半導體心軸結構16的所述至少一種半 導體源氣體可以包括諸如例如，甲娃燒或乙娃燒的含Si前體（precursor)和/或諸如例如 鍺烷GeH 4的含鍺前體。
[0042] 在形成半導體心軸結構16時使用不同半導體材料的實施例中，可以在圖2中所示 的結構的至少一個區域上形成至少一個第一阻擋掩膜（block mask)，并且在所述至少一個 第一阻擋掩膜處于適當位置時，通過外延生長形成包含第一半導體材料的至少一個半導體 心軸結構。然后可以去除所述至少一個第一阻擋掩膜，并且之后可以在所述結構的包括含 有所述第一半導體材料的所述至少一個半導體心軸結構的區域中形成至少一個第二阻擋 掩膜。在所述至少一個第二阻擋掩膜處于適當位置時，可以進行第二外延生長工藝，以提供 包含第二半導體材料的至少一個第二半導體心軸結構，所述第二半導體材料不同于所述第 一半導體材料。然后可以去除所述至少一個第二阻擋掩膜。
[0043] 在一個實施例中，所形成的每個半導體心軸結構16具有為10nm到60nm的從一個 垂直側壁表面到相反的垂直側壁表面測量的寬度。在另一個實施例中，所形成的每個半導 體心軸結構16具有為10nm到40nm的從一個垂直側壁表面到相反的垂直側壁表面測量的 覽度。
[0044] 現在參考圖4,示例出了在用與所述硬掩膜材料不同的電介質材料18填充包括間 隙15在內的每個開口 14的剩余部分之后的圖3的結構。如圖4所示，電介質材料18包 含：直接接觸每個半導體心軸結構16的垂直側壁表面的部分、直接接觸每個半導體心軸結 構16的最上表面的其它部分、以及直接接觸每個硬掩膜材料部分13的側壁表面的另外的 部分。
[0045] 在一個實施例中，所述電介質材料18可以由氧化硅、氮化硅和/或氧氮化硅構成， 前提條件是電介質材料18不同于用于提供硬掩膜材料層12的材料。在一個實例中，當硬 掩膜材料層12由氮化硅構成時，則電介質材料18可以由氧化硅構成。在另一個實例中，當 硬掩膜材料層12由氧化硅構成時，則電介質材料18可以由氮化硅構成。
[0046] 可以通過電介質材料18的沉積獲得用電介質材料18對每個開口 14和間隙15的 填充，并且然后可以使用可選的平面化工藝來提供圖4所示的平面結構。在一個實施例中， 電介質材料18可以通過諸如例如化學氣相沉積（CVD)或者等離子體增強的化學氣相沉積 (PECVD)的沉積工藝形成。在一個實施例中，當采用平面化工藝時，所述平面化工藝可以包 括化學機械拋光或者回蝕處理。如圖4中所示，每個電介質材料18的最上表面與每個硬掩 膜材料部分13的最上表面共面。
[0047] 現在參考圖5,示例出了在從半導體襯底10的臺面表面10m頂上去除了每個硬掩 膜材料部分并且然后使暴露的臺面表面l〇m凹陷以在半導體襯底10內提供第二凹陷表面 1〇1* 2之后的圖4的結構。如圖所示，每個第二凹陷表面10r2位于包括半導體心軸結構16和 電介質材料的每個第一凹陷表面10^下方并且從每個第一凹陷表面l〇 ri垂直偏移。
[0048] 可以利用相對于電介質材料18選擇性地去除每個硬掩膜材料部分13的蝕刻工 藝，進行對每個硬掩膜材料部分13的去除。在本申請的一個實施例中，可以利用諸如例如 反應離子蝕刻的干法蝕刻工藝,來相對于電介質材料18選擇性地去除每個硬掩膜材料部 分13。在硬掩膜部分13由氮化硅構成的本申請的另一個實施例中，可以利用諸如例如熱磷 酸蝕刻的化學濕法蝕刻工藝，來相對于電介質材料18選擇性地去除每個硬掩膜材料部分 13。
[0049] 在去除了每個硬掩膜材料部分13之后，半導體襯底10的每個臺面表面10m暴露。 然后使用電介質材料18作為蝕刻掩膜使每個暴露的臺面表面10m凹陷，從而提供第二凹 陷表面l〇r 2。如上所述，半導體襯底10的每個第二凹陷表面1〇1*2位于每個第一凹陷表面 方并且從每個第一凹陷表面⑴^垂直偏移。在一個實施例中，用于提供第二凹陷表 面10r2的臺面表面10m的凹陷可以包括諸如例如反應離子蝕刻的干法蝕刻工藝。在本申 請的另一個實施例中，諸如例如Κ0Η或TMAH的化學濕法蝕刻工藝可以用于使每個臺面表面 10m凹陷以提供第二凹陷表面10r 2。
[0050] 半導體襯底10的每個第一凹陷表面10&在本申請中可以稱為第一半導體表面， 而半導體襯底10的每個第二凹陷表面1〇1" 2在本申請中可以稱為第二半導體表面。根據本 申請，由第一凹陷表面⑴^提供的第一半導體表面位于由第二凹陷表面10r 2提供的第二半 導體表面上方并且從第二半導體表面垂直偏移。根據本申請，第一和第二半導體表面通過 半導體襯底10的垂直側壁部分而彼此連接。包括第一半導體表面和第二半導體表面的半 導體襯底10在本申請中可以稱為包含特征（feature)的半導體襯底。
[0051] 現在參考圖6,示例出了在從所述結構去除了電介質材料18、留下了位于半導體 襯底10的第一凹陷表面10η的一些部分頂上的半導體心軸結構16之后的圖5的結構。可 以利用相對于半導體材料選擇性地去除電介質材料18的蝕刻工藝，進行從圖5所示的結構 去除電介質材料18。在本申請的一個實施例中，可以利用諸如例如反應離子蝕刻的干法蝕 刻工藝，來相對于半導體材料選擇性地去除電介質材料18。在本申請的另一個實施例中，可 以利用諸如例如HF基蝕刻的化學濕法蝕刻工藝，來相對于半導體材料選擇性地去除電介 質材料18。
[0052] 現在參考圖7,示例出了在半導體襯底10的每個第一凹陷表面1〇Γι上形成了第一 氧化物區域20Α、在半導體襯底10的每個第二凹陷表面10r 2上形成第二氧化物區域20Β、 以及在每個半導體心軸結構16上形成了氧化物蓋帽22之后的圖6的結構。
[0053] 如圖所示，在半導體襯底10的第二凹陷表面10r2上存在的每個第二氧化物區域 20B的最上表面位于在半導體襯底的第一凹陷表面1〇 Γι上存在的每個第一氧化物區域20A 的最上表面下方并且從其垂直偏移。如圖所示，每個第二氧化物區域20Β的最下表面直接 接觸半導體襯底10的第二凹陷表面l〇r 2，并且每個第一氧化物區域20Α的最下表面直接接 觸半導體襯底10的第一凹陷表面lOh。進一步如圖7所示，第一和第二氧化物區域10A、 20B中的每一個的側壁表面直接接觸每個半導體心軸結構16的垂直側壁。第一和第二氧化 物區域10A、20B可以分別被稱為第一和第二氧化物基座。
[0054] 可以形成的氧化物蓋帽22存在于每個半導體心軸結構16的最上表面上，并且其 具有與每個半導體心軸結構16的垂直側壁垂直一致的側壁。
[0055] 可以通過定向沉積工藝形成第一氧化物區域20A、第二氧化物區域20B和氧化物 蓋帽22。在本申請的一個實施例中，定向沉積工藝可以包括高密度等離子體工藝。術語"高 密度"表示到達表面的離子流量大于凈沉積流量的工藝，這意味著在膜被沉積時其被離子 濺射。濺射分布以獲得定向沉積的方式進行，即，在水平表面上獲得最高的沉積速率而在垂 直表面上獲得最低的沉積速率。在其它實施例中，可以采用諸如例如物理氣相沉積的其它 定向沉積工藝。
[0056] 在本申請的一個實施例中，從第一和第二氧化物區域20A、20B中的每一個的最下 表面到最上表面測量的第一和第二氧化物區域20A、20B中的每一個的高度可以是30nm到 150nm。在本公開的另一個實施例中，從第一和第二氧化物區域20A、20B中的每一個的最下 表面到最上表面測量的第一和第二氧化物區域20A、20B中的每一個的高度可以是30nm到 50nm。只要第一和第二氧化物區域20A、20B中的每一個的高度不延伸到每一個半導體心軸 結構的最上表面上方，其它高度也是可能的。
[0057] 在未示出的一些實施例中，可以在圖7所示的結構的一些部分上形成至少一個阻 擋掩膜，使得氧化物區域僅形成在半導體襯底10的凹陷半導體表面之一上。在一個實施例 中，僅第一氧化物區域20A形成在第一凹陷表面1〇 Γι±，沒有氧化物區域形成在第二凹陷 表面1〇1*2上。在另一個實施例中，僅第二氧化物區域20Β形成在第二凹陷表面1〇1* 2上，沒 有氧化物區域形成在第一凹陷表面10Α上。
[0058] 現在參考圖8,示例出了在每個氧化物區域20Α、20Β上以及每個半導體心軸結構 16的側壁表面上形成半導體鰭之后的圖7的結構。形成在第一氧化物區域20Α上的半導體 鰭可以被稱為具有第一高度h的第一半導體鰭24Α，而形成在第二氧化物區域20Β上的半 導體鰭在本申請中可以被稱為具有第二高度h 2的第二半導體鰭24B，其中第二高度不同于 第一高度。在一個實施例中，并且如圖所示，第二高度大于第一高度。在其它實施例中，第 二高度小于第一高度。在圖8中，第一半導體鰭24A界定比第二半導體鰭24B短的一組半 導體鰭。
[0059] 在一些實施例中，每個第一半導體鰭24A可以包括相同或不同的半導體材料，只 要每個第一半導體鰭24A的半導體材料不同于用于提供半導體心軸結構16的半導體材料 即可。類似地，每個第二半導體鰭24B可以包括相同或不同的半導體材料，只要每個第二半 導體鰭24B的半導體材料不同于用于提供半導體心軸結構16的半導體材料即可。
[0060] 在一些其它實施例中，每個第一半導體鰭24A可以包括第一半導體材料，而每個 第二半導體鰭24B可以包括第二半導體材料，其中第一和第二半導體材料可以相同或不 同。典型地，每個第一半導體鰭24A和每個第二半導體鰭24B包括相同的半導體材料，該半 導體材料不同于用于提供半導體心軸結構16的半導體材料。在一個實例中，當每個半導 體心軸結構16包括硅鍺合金時，每個第一半導體鰭24A和每個第二半導體鰭24B包括硅。 在另一個實例中，當每個半導體心軸結構16包括硅鍺合金時，每個第一半導體鰭24A包括 SiGe，其中Ge原子濃度小于半導體心軸結構16的Ge原子濃度，并且每個第二半導體鰭24B 包括娃。
[0061] 在一些實施例中，每個第一半導體鰭24A和每個第二半導體鰭24B包括本征的 (即，未摻雜的）半導體材料。在其它實施例中，每個第一半導體鰭24A和每個第二半導體 鰭24B包括摻雜的半導體材料。當摻雜時，可以將η型或p型摻雜劑引入每個第一半導體 鰭24Α和每個第二半導體鰭24Β中。也在本申請的實施例的范圍內的是，包括某些摻雜的 半導體鰭（半導體鰭24Α和/或第二半導體鰭24Β)以及某些本征半導體鰭（第一半導體 鰭24a和/或第二半導體鰭24Β中剩下的）。當摻雜時，在半導體鰭24Α、24Β中可以存在ρ 型或η型摻雜劑。
[0062] 在一些實施例中，每個第一半導體鰭24Α和每個第二半導體鰭24Β的晶向與每個 半導體心軸結構16的側壁表面的晶向相同。可以通過包括上文中在形成每個半導體心軸 結構16時描述的外延生長工藝在內的外延生長工藝，形成每個第一半導體鰭24Α和每個第 二半導體鰭24Β。當存在摻雜劑時，可以使用原位外延生長工藝。或者，可以通過離子注入 或氣相摻雜來實現摻雜。
[0063] 在一個實施例中，所形成的每個第一半導體鰭24Α和每個第二半導體鰭24Β具有 為5nm到20nm的從一個垂直側壁表面到相反的垂直側壁表面測量的寬度。在另一個實施 例中，所形成的每個第一半導體鰭24A和每個第二半導體鰭24B具有為5nm到10nm的從一 個垂直側壁表面到相反的垂直側壁表面測量的寬度。在一些實施例中，第一和第二半導體 鰭24A、24B的寬度可以相同。在另一個實施例中，對于第一和第二半導體鰭24A、24B，可以 實現可變寬度。
[0064] 如圖8所示，每個第一半導體鰭24A和每個第二半導體鰭24B的最上表面彼此共 面并且與每個半導體心軸結構16的最上表面共面。因此，盡管第一半導體鰭24A具有與第 二半導體鰭24B不同的高度，但是可變高度鰭24A、24B中的每一個具有相同的形貌，即共面 表面。此外，在所示例的實施例中，第一和第二半導體鰭中的每一個存在于絕緣體（即，氧 化物區域220A、22B)上，因此所示例的實施例的第一和第二半導體鰭可以被稱為SOI鰭。
[0065] 在其中未形成氧化物區域20A、20B之一的實施例中，則在所述半導體襯底的不包 括氧化物區域的凹陷半導體表面上直接形成對應的相同鰭。在這種實施例中，形成具有可 變高度的SOI鰭和非SOI鰭，但是每個鰭具有相同的形貌，S卩，SOI鰭和非SOI鰭的最上表 面彼此共面。參見例如圖9A和9B。在圖9A和9B中，S0I鰭被標記為要素50,而非S0I鰭 被標記為52。在圖9A和圖9B中，S0I鰭50比非S0I鰭52短。
[0066] 現在參考圖10,示例出了在去除了每個氧化物蓋帽22和每個半導體心軸結構16 并且在先前被半導體心軸結構16占據的半導體襯底的暴露的第一凹陷表面1〇 Γι上形成絕 緣層26之后的圖8的結構。注意，可以以與圖9中所示的結構相似的方式處理圖9Α-9Β中 所示的結構。
[0067] 通過諸如例如化學機械拋光的平面化工藝從所述結構去除每個氧化物蓋帽22,以 便暴露每個半導體心軸結構16的最上表面。然后相對于半導體材料和氧化物選擇性地去 除每個暴露的半導體心軸結構16。在一個實施例中，可以通過諸如例如反應離子蝕刻的干 法蝕刻工藝去除每個暴露的半導體心軸結構16。在本申請的另一個實施例中，可以利用諸 如例如Η 202基蝕刻的化學濕法蝕刻工藝，來選擇性地去除每個半導體心軸結構16。
[0068] 如圖10所示，具有第一高度的成對的第一半導體鰭24Α存在于第一氧化物區域 20Α上，具有第二高度的成對的第二半導體鰭24Β存在于第二氧化物區域20Β上。如圖10 中所示，具有第一高度的每個第一半導體鰭24Α和具有第二高度的每個第二半導體鰭24Β 具有彼此共面的最上表面。因此，提供了具有可變高度的半導體鰭而沒有任何形貌的結構。
[0069] 現在參考圖11，示例出了在形成了跨騎每個半導體鰭24Α、24Β的柵極結構30之后 的圖10的結構。柵極結構30包括柵極電介質32和柵電極34。
[0070] 在一些實施例中，柵極電介質32可以是介電常數等于或小于氧化硅的介電常數 的電介質材料。在另一個實施例中，柵極電介質32可以是具有大于氧化硅的介電常數的 高k材料。示例性高k電介質包括但不限于Hf02、Zr02、La20 3、A1203、Ti02、SrTi03、LaA10 3、 Y203、HfOxNy、ZrOxN y、La2OxNy、Al2O xNy、TiOxNy、SrTiOxN y、LaA10xNy、Y2OxN y、SiON、SiNx、其硅酸鹽 和/或其合金。x的每一個值獨立地為〇. 5-3,且y的每個值獨立地為0-2。在一些實施例 中，可以形成包括不同柵極電介質材料（例如，氧化硅和高k柵極電介質）的多層柵極電介 質結構。
[0071] 可以通過任何沉積技術形成柵極電介質32,所述沉積技術包括例如化學氣相沉積 (CVD)、等離子體增強的化學氣相沉積（PECVD)、物理氣相沉積（PVD)、濺射或原子層沉積。 在本申請的一個實施例中，柵極電介質32可以具有lnm到10nm的范圍內的厚度。也可以 將小于或大于上述厚度范圍的其它厚度用于柵極電介質32。
[0072] 在提供柵極電介質32之后，可以在柵極電介質32的頂上形成柵極導體34。在一 個實施例中，柵極導體34可以包括任何導電材料，所述導電材料包括例如元素金屬（例如， 鎢、鈦、鉭、鋁、鎳、釕、鈀或鉬）、至少兩種元素金屬的合金、元素金屬氮化物（例如，氮化鎢、 氮化鋁或氮化鈦）、元素金屬硅化物（例如，硅化鎢、硅化鎳或硅化鈦）及它們的多層組合。 可以利用沉積工藝形成柵極導體34,所述沉積工藝包括例如化學氣相沉積（CVD)、等離子 體增強的化學氣相沉積（PECVD)、物理氣相沉積（PVD)、濺射、原子層沉積（ALD)或者其它類 似的沉積工藝。當形成金屬硅化物時，采用常規硅化工藝。在一個實施例中，柵極導體46 具有lnm-100nm的厚度。也可以將小于或大于上述厚度范圍的其它厚度用于柵極導體34。
[0073] 在一些實施例中，可以采用替代柵工藝，其中首先沉積并構圖例如包括二氧化硅 和多晶硅的偽柵，然后在制造工藝的稍后步驟中用期望的柵極材料替代所述偽柵。
[0074] 在一些實施例中，阻擋掩膜技術可以用于提供包括不同的柵極電介質32和/或不 同的柵極導體34的柵極結構30。
[0075] 在形成了柵極結構30之后，可以在柵極結構30的側壁表面上形成柵極間隔物 (spacer)，并且之后在不包括柵極結構30或柵極間隔物的所述第一和第二半導體鰭24A、 24B的每個暴露部分中形成源極/漏極區。可以通過沉積諸如氧化物和/或氮化物的間隔 物材料并且蝕刻所沉積的間隔物材料，形成所述柵極間隔物。可以通過有角度的離子注入 工藝或者氣相摻雜形成源極/漏極區。在形成源極/漏極區之后，第一和第二半導體鰭24A、 24B中的每一個的端部可以通過半導體材料的外延沉積而被合并。為了不使本申請含糊不 清，柵極間隔物、源極/漏極區以及用于合并所述鰭的半導體材料在圖中未示出。
[0076] 圖11由此示出了根據本申請的實施例的半導體結構，其包括：包括第一半導體表 面（由第一凹陷表面10A代表）和第二半導體表面（由第二凹陷表面10r 2代表）的半導體 襯底10,其中第一半導體表面位于第二半導體表面上方并且從第二半導體表面垂直偏移。 氧化物區域20A和/或20B直接位于第一半導體表面和/或第二半導體表面上。具有第一 高度的第一組第一半導體鰭24A位于半導體襯底10的第一半導體表面上。具有第二高度 的第二組第二半導體鰭24B位于第二半導體表面上，其中第二高度不同于第一高度，并且 其中每個第一半導體鰭24A和每個第二半導體鰭24B具有最上表面，并且第一和第二半導 體鰭的最上表面彼此共面。可以通過使用本申請的各種實施例獲得圖11所示的結構的變 型。例如，可以使用圖9A或9B中所示的結構替代圖8所示的結構獲得圖11所示的結構的 變型。
[0077] 圖12是（通過自頂向下視圖）示例出使用本申請的處理步驟形成的靜態隨機存 取存儲器（SRAM)器件100的圖示。在該圖中，元件102界定具有第一高度的半導體鰭，元 件104界定具有第二高度的第二半導體鰭，其中第二高度大于第一高度，并且元件106界定 柵極結構30。
[0078] 盡管已經針對本申請的優選實施例具體示出和描述了本申請，但是本領域技術人 員將理解，可以在不脫離本申請的精神和范圍的情況下作出形式和細節上的前述和其它變 化。因此本申請旨在不限于所描述和示例的確切形式和細節，而是落入所附權利要求的范 圍內。
【權利要求】
1. 一種半導體結構，包括： 包括第一半導體表面和第二半導體表面的半導體襯底，其中所述第一半導體表面位于 所述第二半導體表面上方并且從所述第二半導體表面垂直偏移； 氧化物區域，其直接位于所述第一半導體表面和所述第二半導體表面中的至少一者 上； 具有第一高度的第一組第一半導體鰭，其位于所述半導體襯底的所述第一半導體表面 上方；以及 具有第二高度的第二組第二半導體鰭，其位于所述第二半導體表面上方，其中所述第 二高度不同于所述第一高度，并且其中每個第一半導體鰭和每個第二半導體鰭具有最上表 面，并且所述第一和第二半導體鰭的所述最上表面彼此共面。
2. 根據權利要求1所述的半導體結構，其中，所述氧化物區域僅直接位于所述半導體 襯底的所述第一半導體表面上。
3. 根據權利要求1所述的半導體結構，其中，所述氧化物區域僅直接位于所述半導體 襯底的所述第二半導體表面上。
4. 根據權利要求1所述的半導體結構，其中，所述氧化物區域直接位于所述第一半導 體表面和所述第二半導體表面二者上。
5. 根據權利要求1所述的半導體結構，其中，絕緣體層位于所述第一半導體表面的不 包含所述第一組第一半導體鰭的部分上。
6. 根據權利要求1所述的半導體結構，其中，所述第一和第二組中的每一個半導體鰭 都由硅構成。
7. 根據權利要求1所述的半導體結構，還包括：柵極結構，其跨騎每個第一半導體鰭和 每個第二半導體鰭。
8. 根據權利要求7所述的半導體結構，其中，所述柵極結構包括柵極電介質和柵極導 體。
9. 根據權利要求8所述的半導體結構，其中，所述柵極電介質存在于所述第一和第二 半導體鰭中的每一個的垂直側壁表面和最上表面上。
10. 根據權利要求1所述的半導體結構，其中，所述半導體襯底包括體半導體材料。
11. 一種半導體結構，包括： 包括第一半導體表面和第二半導體表面的體半導體襯底，其中所述第一半導體表面位 于所述第二半導體表面上方并且從所述第二半導體表面垂直偏移； 第一氧化物區域，其直接位于所述第一半導體表面上； 第二氧化物區域，其直接位于所述第二半導體表面上，其中所述第一氧化物區域的最 上表面位于所述第二氧化物區域的最上表面上方并且從所述第二氧化物區域的最上表面 垂直偏移； 具有第一高度的第一組第一半導體鰭，其直接位于所述第一氧化物區域的最上表面 上；以及 具有第二高度的第二組第二半導體鰭，其直接位于所述第二氧化物區域的最上表面 上，其中所述第二高度大于所述第一高度，并且其中每個第一半導體鰭和每個第二半導體 鰭具有最上表面，并且所述第一和第二半導體鰭的所述最上表面彼此共面。
12. -種形成半導體結構的方法，包括： 提供包括第一半導體表面和第二半導體表面的半導體襯底，其中所述第一半導體表面 位于所述第二半導體表面上方并且從所述第二半導體表面垂直偏移，并且其中在所述半導 體襯底的所述第一半導體表面的一部分上存在成對的間隔開的半導體心軸結構； 在所述第一半導體表面和所述第二半導體表面中的至少一者上形成氧化物區域； 從每個半導體心軸結構的一個側壁表面形成具有第一高度且位于所述第一半導體表 面上方的第一組第一半導體鰭，并且從每個半導體心軸結構的另一側壁表面形成具有第二 高度且位于所述第二半導體表面上方的第二組第二半導體鰭，其中所述第二高度不同于所 述第一高度，并且其中所述第一半導體鰭和所述第二半導體鰭各自具有最上表面，并且其 中所述第一半導體鰭的所述最上表面與所述第二半導體鰭的所述最上表面共面；以及 從所述第一半導體表面的部分的頂上去除每個心軸結構。
13. 根據權利要求12所述的方法，還包括：在所述第一半導體表面的先前被每個半導 體心軸結構占據的部分上形成絕緣體層。
14. 根據權利要求12所述的方法，還包括：形成跨騎所述第一和第二半導體鰭中的每 一個的柵極結構。
15. 根據權利要求12所述的方法，其中，所述提供所述半導體結構包括： 在體半導體襯底的表面上提供硬掩膜材料層； 形成穿過所述硬掩膜材料層并且進入所述體半導體襯底的一部分的至少一個開口以 提供所述第一半導體表面； 在所述體半導體襯底的每個垂直側壁表面上以及所述至少一個開口內外延生長所述 半導體心軸結構，其中在形成于每個開口中的每個半導體心軸結構之間保留間隙； 用電介質材料填充每個開口和間隙； 去除所述硬掩膜材料層的剩余部分以暴露所述半導體襯底的部分； 使所述半導體結構的暴露部分凹陷以提供所述第二半導體表面；以及 去除所述電介質材料。
16. 根據權利要求12所述的方法，其中，所述形成所述第一和第二半導體鰭包括外延 生長工藝。
17. 根據權利要求12所述的方法，其中，所述去除每個所述半導體心軸結構包括選擇 性蝕刻工藝。
18. 根據權利要求12所述的方法，其中，所述氧化物區域僅形成在所述第一半導體表 面上。
19. 根據權利要求12所述的方法，其中，所述氧化物區域僅形成在所述第二半導體表 面上。
20. 根據權利要求12所述的方法，其中，所述氧化物區域形成在所述第一半導體表面 和所述第二半導體表面二者上。
【文檔編號】H01L29/06GK104218086SQ201410238899
【公開日】2014年12月17日 申請日期:2014年5月30日 優先權日:2013年5月31日
【發明者】程慷果B·B·多里斯, P·哈希米, A·卡基菲魯茲, A·雷茨尼采克 申請人:國際商業機器公司