具有SiGe源漏的FinFET及其形成方法

具有SiGe源漏的FinFET及其形成方法
【專利摘要】本發明提出一種具有SiGe源漏的FinFET及其形成方法。其中該方法包括以下步驟：提供襯底；在襯底之上形成Si鰭形結構；在Si鰭形結構之上形成柵堆疊或假柵；在柵堆疊或假柵兩側形成源區和漏區的開口，在開口位置露出Si鰭形結構；向Si鰭形結構注入含有Ge元素的原子、分子、離子或等離子體，以在開口位置形成SiGe層。本發明的鰭式場效應晶體管形成方法能夠形成具有SiGe源漏的FinFET，其SiGe源漏的厚度較薄、晶體質量較好，因此晶體管具有良好的電學性能，且本方法具有簡單易行、成本低的優點。
【專利說明】具有S i Ge源漏的F i nFET及其形成方法
【技術領域】
[0001]本發明涉及半導體制造領域，具體涉及一種具有SiGe源漏的FinFET及其形成方法。
【背景技術】
[0002]金屬-氧化物-半導體場效應晶體管(MOSFET)已經為集成電路行業服務了四十多年。人們發明了各種各樣的巧妙技術使其特征尺寸不斷縮小，但是并沒有改變它的基本結構。然而，集成電路設計窗口，包括性能、動態功耗、靜態功耗和器件容差，已經縮小到不得不需要發明一種新的晶體管結構的地步。隨著柵長的不斷縮小，MOSFET的轉移特性(Ids-Vgs)發生退化，主要表現在兩個方面。一是亞閾值斜率變大和閾值電壓降低，也就是說，通過降低柵電極電壓Vgs不能使得MOS器件關斷得很好。另一方面是，亞閾值斜率和閾值電壓均對柵長的變化特別敏感，也就是說，MOS器件的工藝容差變得非常差，該現象被稱為短溝道效應。
[0003]一方面為了有效地抑制短溝道效應，研究人員提出了一種器件結構，該器件結構使得半導體溝道僅僅存在于非常靠近柵的地方，能夠消除遠離柵的所有漏電通道。由于此時該半導體溝道足夠地薄，其形狀看起來像一條魚的鰭(Fin)，因而研究人員形象地稱其為鰭式場效應晶體管(FinFET)。FinFET器件可以大幅增強柵對溝道的控制能力，有效地抑制了短溝道效應，使其具有驅動電流大、關態電流小、器件開關比聞、成本低、晶體管密度聞等優點。Fin的材料可以采用廉價的體Si襯底或絕緣體上硅襯底(SOI)來加工。
[0004]另一方面，隨著器件尺寸的不斷縮小，Si材料較低的遷移率已成為制約器件性能的主要因素。為了不斷提升器件的性能，必須采取措施提高溝道內載流子遷移率，目前業界廣泛采用的是應變硅技術。針對ρ-MOSFET，主要技術方案為源漏SiGe技術，即在源漏區域采用應變SiGe材料，一方面對溝道產生單軸壓應力以提升溝道內空穴遷移率，另一方面可降低源漏的串聯電阻。
[0005]在源漏區生長SiGe材料時，通常采用的方法為化學氣相淀積(CVD)工藝在源漏區選擇性生長SiGe薄膜，工藝復雜，質量不易控制，尤其是高Ge含量(Ge含量大于30%)的應變SiGe的選擇性外延，對襯底表面預處理和外延溫度有及其嚴格的要求，工藝窗口窄，且外延設備較為昂貴，成本也較高。

【發明內容】

[0006]本發明旨在至少在一定程度上解決上述FinFET源漏中難以形成質量好的SiGe薄膜、工藝復雜且生產成本高的問題。為此，本發明的目的在于提出一種簡單易行且成本低的具有SiGe源漏的FinFET及其形成方法。
[0007]為實現上述目的，根據本發明實施例的具有SiGe源漏的FinFET的形成方法可以包括以下步驟:提供襯底；在所述襯底之上形成Si鰭形結構；在所述Si鰭形結構之上形成柵堆疊或假柵；在所述柵堆疊或假柵兩側形成源區和漏區的開口，在所述開口位置露出所述Si鰭形結構；向所述Si鰭形結構注入含有Ge元素的原子、分子、離子或等離子體，以在所述開口位置形成SiGe層。
[0008]根據本發明實施例的方法能夠形成具有SiGe源漏的FinFET，其SiGe源漏的厚度較薄、晶體質量較好，因此晶體管具有良好的電學性能，且本方法具有簡單易行、成本低的優點。
[0009]可選地，根據本發明實施例的具有SiGe源漏的FinFET的形成方法還具有如下技術特征:
[0010]在本發明的一個實施例中，還包括:向所述Si鰭形結構注入所述含有Ge元素的原子、分子、離子或等離子體的同時，注入含B元素的原子、分子、離子或等離子體，以對所述SiGe層進彳了慘雜。
[0011]在本發明的一個實施例中，還包括:在形成所述源區和漏區的開口之前，在所述柵堆疊或假柵兩側形成柵側墻。
[0012]在本發明的一個實施例中，還包括:在形成所述SiGe層之后，去除所述假柵，在所述假柵區域形成柵堆疊。
[0013]在本發明的一個實施例中，通過選擇性外延工藝在所述襯底之上形成所述Si鰭形結構。
[0014]在本發明的一個實施例中，通過光刻和刻蝕工藝在所述襯底之上形成所述Si鰭形結構，其中，所述襯底的表層為Si材料。
[0015]在本發明的一個實施例中，所述注入的方法包括離子注入。
[0016]在本發明的一個實施例中，所述離子注入包括等離子體源離子注入和等離子體浸沒離子注入。
[0017]在本發明的一個實施例中，所述注入的方法包括磁控濺射。
[0018]在本發明的一個實施例中，采用所述磁控濺射注入的過程中，在所述襯底上加載負偏壓。
[0019]在本發明的一個實施例中，還包括，去除所述磁控濺射在所述SiGe層之上形成的Ge薄膜。
[0020]在本發明的一個實施例中，利用對SiGe和Ge具有高腐蝕選擇比的溶液清洗以去除所述Ge薄膜。
[0021]在本發明的一個實施例中，所述注入的過程中對所述襯底加熱，加熱溫度為100-900。。。
[0022]在本發明的一個實施例中，還包括，在所述注入之后，對所述SiGe層退火，退火溫度為 100-900°C。
[0023]在本發明的一個實施例中，所述SiGe層為應變SiGe層。
[0024]在本發明的一個實施例中，所述應變SiGe層的厚度為0.5_100nm。
[0025]在本發明的一個實施例中，所述應變SiGe層中Ge的原子百分含量小于50%。
[0026]為實現上述目的，根據本發明實施例的具有SiGe源漏的FinFET，包括:襯底；形成在襯底之上的Si鰭形溝道區；形成在所述Si鰭形溝道區之上的柵堆疊結構；以及形成在所述Si鰭形溝道區兩側的SiGe源和漏。
[0027]根據本發明實施例的具有SiGe源漏的FinFET，溝道內空穴遷移率高，源漏的串聯電阻小，具有電學性能好的優點。
[0028]本發明的附加方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。
【專利附圖】

【附圖說明】
[0029]本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中:
[0030]圖1是本發明第一實施例的具有SiGe源漏的FinFET的形成方法的流程圖；
[0031]圖2至圖5b是圖1所示的形成方法的具體過程示意圖；
[0032]圖6是本發明第二實施例的具有SiGe源漏的FinFET的形成方法的流程圖；
[0033]圖7至圖1lb是圖6所示的形成方法的具體過程示意圖。
【具體實施方式】
[0034]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，旨在用于解釋本發明，而不能理解為對本發明的限制。
[0035]在本發明中，除非另有明確的規定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接觸，也可以包括第一和第二特征不是直接接觸而是通過它們之間的另外的特征接觸。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或僅僅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或僅僅表示第一特征水平高度小于第二特征。
[0036]根據本發明第一實施例的具有SiGe源漏的FinFET的形成方法可以采用先柵工藝，如圖1所示，可以包括如下步驟:
[0037]Sll.提供襯底。
[0038]具體地，該襯底可以為Si襯底、Ge襯底、絕緣體上Si襯底、絕緣體上Ge襯底、具有Si表面的Ge襯底等等。
[0039]S12.在襯底之上形成Si鰭形結構。
[0040]具體地，在襯底00之上形成Si鰭形結構10，參考圖2。
[0041]在本發明的一個實施例中，可以通過選擇性外延工藝在襯底00之上形成Si鰭形結構10。這時，Si鰭形結構10并非襯底00原先具有的，而是后外延出來的，因此襯底00的選擇范圍較寬，可以為Si襯底、Ge襯底、絕緣體上Si襯底、絕緣體上Ge襯底、具有Si表面的Ge襯底等等。
[0042]在本發明的另一個實施例中，可以通過光刻和刻蝕工藝在襯底00之上形成Si鰭形結構10，其中，襯底00是表層為Si材料的襯底。這時，Si鰭形結構10是襯底00原先具有的，而非后形成的，因此襯底00的選擇范圍較窄，可以為Si襯底、絕緣體上Si襯底，或者具有Si表面的Ge襯底等等。
[0043]S13.在Si鰭形結構之上形成柵堆疊。
[0044]具體地，在Si鰭形結構10之上依次沉積柵介質材料和柵極材料，通過光刻和刻蝕工藝形成圖形化的、包括柵介質層20a和柵極層20b的柵堆疊20。參考圖3a和圖3b，其中圖3a為立體示意圖，圖3b為沿溝道方向的剖面圖。
[0045]S14.在柵堆疊兩側形成源區和漏區的開口，在開口位置露出Si鰭形結構。
[0046]優選地，可進一步在柵堆疊20兩側形成柵側墻30，以限定出源區和漏區的開口。該柵側墻30可起到降低器件漏電的作用。具體過程為:在上述步驟之后，先沉積柵側墻所需的介質材料，然后通過合適的干法刻蝕工藝，在圖形化的柵堆疊兩側形成柵側墻30，同時在源區和漏區的上方形成開口，在開口位置露出Si鰭形結構10。參考圖4a和圖4b，其中圖4a為立體示意圖，圖4b為沿溝道方向的剖面圖。
[0047]S15.向Si鰭形結構注入含有Ge元素的原子、分子、離子或等離子體，以在開口位置形成SiGe層。
[0048]具體地，可以向Si鰭形結構10注入含有Ge元素的原子、分子、離子或等離子體，將開口位置暴露出的Si鰭形結構10的表層或全部轉變為目標SiGe層40。該SiGe層40用做FinFET的源漏。參考圖5a和圖5b，其中圖5a為立體示意圖，圖5b為沿溝道方向的剖面圖。
[0049]根據本發明第一實施例的FinFET的形成方法，可以得到SiGe源漏區的鰭形場效應晶體管，并且源漏區的SiGe層厚度較薄、質量較好，且該方法具有簡單易行、成本低的優點。
[0050]根據本發明第二實施例的具有SiGe源漏的FinFET的形成方法可以采用后柵工藝，如圖6所示，可以包括如下步驟:
[0051]S21.提供襯底。
[0052]具體地，該襯底可以為Si襯底、Ge襯底、絕緣體上Si襯底、絕緣體上Ge襯底、具有Si表面的Ge襯底等等。
[0053]S22.在襯底之上形成Si鰭形結構。
[0054]具體地，在襯底00之上形成Si鰭形結構10，參考圖7。
[0055]在本發明的一個實施例中，可以通過選擇性外延工藝在襯底00之上形成Si鰭形結構10。這時，Si鰭形結構10并非襯底00原先具有的，而是后外延出來的，因此襯底00的選擇范圍較寬，可以為Si襯底、Ge襯底、絕緣體上Si襯底、絕緣體上Ge襯底、具有Si表面的Ge襯底等等。
[0056]在本發明的另一個實施例中，可以通過光刻和刻蝕工藝在襯底00之上形成Si鰭形結構10，其中，襯底00是表層為Ge材料的襯底。這時，Si鰭形結構10是襯底00原先具有的，而非后形成的，因此襯底00的選擇范圍較窄，可以為Si襯底、絕緣體上Si襯底，或者具有Si表面的Ge襯底等等。
[0057]S23.在Si鰭形結構之上形成假柵。
[0058]具體地，在Si鰭形結構10的預設柵堆疊的區域之上形成假柵50。參考圖8a和圖8b，其中圖8a為立體示意圖，圖8b為沿溝道方向的剖面圖。
[0059]S24.在假柵兩側形成源區和漏區的開口，在開口位置露出Si鰭形結構。
[0060]具體地，進一步在假柵50兩側形成柵側墻30，以限定出源區和漏區的開口。該柵側墻30可起到降低器件漏電的作用。具體過程為:在上述步驟之后，先沉積柵側墻所需的介質材料，一般采用與假柵材料不一樣的介質材料，然后通過合適的干法刻蝕工藝，在圖形化的假柵50兩側形成柵側墻30，同時在源區和漏區的上方形成開口，并在開口位置露出Si鰭形結構10。參考圖9a和圖％，其中圖9a為立體示意圖，圖9b為沿溝道方向的剖面圖。
[0061]S25.向Si鰭形結構注入含有Ge元素的原子、分子、離子或等離子體，以在開口位置形成SiGe層。
[0062]具體地，可以向Si鰭形結構10注入含有Ge元素的原子、分子、離子或等離子體，將開口位置暴露出的Si鰭形結構10的表層或全部轉變為目標SiGe層40。該SiGe層40用做FinFET的源漏。參考圖1Oa和圖10b，其中圖1Oa為立體示意圖，圖1Ob為沿溝道方向的剖面圖。
[0063]S26.去除假柵，在假柵區域形成柵堆疊。
[0064]具體地，可以通過濕化學腐蝕或者干法刻蝕和濕化學腐蝕相結合去除假柵50，并依次沉積柵介質材料和柵極材料，然后通過光刻和刻蝕工藝，以形成圖形化的、包括柵介質層20a和柵極層20b的柵堆疊20。至此，形成了具有SiGe源漏區的FinFET。參考圖1la和圖11b，其中圖1la為立體示意圖，圖1lb為沿溝道方向的剖面圖。
[0065]根據本發明第二實施例的FinFET的形成方法，同樣可以得到SiGe為源漏區的鰭形場效應晶體管，并且源漏區的SiGe層厚度較薄、質量較好，且該方法具有簡單易行、成本低的優點。
[0066]本發明上述兩個實施例的FinFET的形成方法中，通過利用注入工藝對原有的Si層進行表面改性。即將含有Ge元素的原子、分子、離子或等離子體注入到原有的Si層中，通過控制合適的溫度和注入劑量，這樣可以得到厚度較薄、質量較好的SiGe層，具有簡單易行、成本低的優點。而已有的利用CVD選擇性外延SiGe源漏的方法中，工藝復雜且成本較聞。
[0067]在本發明的一個實施例中，在注入工藝過程中，原有的Si鰭形結構可以僅有表層部分變化為SiGe層，也可以全部變化為SiGe鰭形結構。具體地，當FinFET的源漏需要形成較厚的SiGe層時，可以注入含有Ge元素的離子或等離子體。離子和等離子體能量高，可以注入達到一定深度。當FinFET的源漏需要形成較薄的SiGe層時，不僅注入離子或等離子體可以形成SiGe層，注入Ge原子或含有Ge元素的分子也可以形成較薄的SiGe層。
[0068]在本發明的一個實施例中，向Si鰭形結構表層注入所述含有Ge元素的原子、分子、離子或等離子體的同時，注入含B元素的原子、分子、離子或等離子體，以對SiGe層進行摻雜。被注入的B元素可以在注入同時的退火工藝或后續退火工藝中被激活，實現對SiGe層的摻雜，最終得到的器件中具有P型導電的SiGe源漏區。
[0069]在本發明的一個實施例中，注入的方法可以采用離子注入，S卩:將具有一定能量的、含有Ge元素的離子束(包括Ge離子或含Ge元素的等離子體)入射到Si鰭形結構中去，并停留在Si鰭形結構中，使Si鰭形結構部分或全部轉換為SiGe合金。通過改變離子束的能量來改變注入的深度，離子束能量越高，則注入越深。在注入過程中，可以采用變化的電壓來獲得變化的離子束能量，從而使Ge元素在一定范圍內較為均勻地分布。具體地，除常規的離子注入外，離子注入還包括等離子體源離子注入和等離子體浸沒離子注入，即等離子體基離子注入。在等離子體基離子注入時，Si鰭形結構湮沒在含有Ge元素的等離子體中，含Ge元素的正離子在電場作用下被加速，射向Si鰭形結構表面并注入到Si鰭形結構中。通過等離子體基離子注入，可以很容易達到很高的注入劑量，即很容易獲得1%?50%的Ge含量的SiGe層，生產效率很高，成本也很低，且受表面形狀的影響小，即非平面的Si鰭形結構表面也可以實現均勻地注入。其中，等離子體浸沒離子注入為一種優選的注入方式，因等離子體浸沒離子注入受襯底形狀的影響小，注入更均勻，在Si鰭形結構這種非平面結構上注入可以獲得各個部位較為均勻注入的效果，使得整個源漏區較為均勻地形成SiGe薄膜，從而可以最大幅度地提升溝道的電學性能。離子注入可以形成較厚的SiGe層，注入能量越高，SiGe層越厚。優選地，SiGe層的厚度為0.5_100nm。
[0070]在本發明的一個實施例中，注入的方法可以采用磁控濺射。磁控濺射時，Ar離子在電場作用下加速飛向陰極Ge靶或含Ge的靶材，并以高能量轟擊靶表面，使靶材發生濺射。濺射粒子主要是原子，還有部分離子。通過調整電場電壓，真空度等工藝參數，使濺射粒子具有較高的能量，并以較高的速度射向Si鰭形結構，部分粒子可以注入到Si鰭形結構中并形成SiGe合金。可選地，在利用磁控濺射向Si鰭形結構注入的過程中，在襯底上加載負偏壓，比如-40?-120V，這樣可以使濺射出的部分粒子具有更高能量，有利于粒子注入到Si鰭形結構的更深處，例如可以深至若干納米。需要說明的是，由于磁控濺射時濺射出的材料較多，通常會在形成SiGe層之后進一步形成Ge薄膜。因此在磁控濺射之后，還需要去除磁控濺射在SiGe層之上形成的Ge薄膜。例如，可以利用對Ge和SiGe具有高腐蝕選擇比的溶液清洗以去除Ge薄膜以及露出SiGe層。常見的清洗溶液包括稀釋的鹽酸和雙氧水的混合水溶液、稀釋的硫酸和雙氧水混合水溶液、稀釋的氫氟酸和雙氧水混合水溶液，以及稀硝酸。清洗后保留下來的SiGe層的厚度為0.5-20nm，優選地，該SiGe層厚度為0.5-lOnm。
[0071]在本發明的一個實施例中，在注入工藝中加熱溫度可控制在100-900°C之間，優選400-800°C。在該溫度范圍下得到的薄膜質量更好。溫度過低，注入帶來的損傷不能修復，SiGe層的質量較差；溫度過高，SiGe層容易弛豫，得不到完全應變的SiGe層，影響器件性倉泛。
[0072]在本發明的一個實施例中，在形成SiGe層之后還可以通過退火處理來強化該SiGe層。退火的溫度范圍為100-900°C，優選400-800°C。溫度過低，注入帶來的損傷不能修復，SiGe層的質量較差；溫度過高，SiGe層容易弛豫，得不到完全應變的SiGe層，影響器件性能。
[0073]需要指出的是，如果采用先柵工藝，其中的柵介質可能不能承受450°C以上的高溫，此時，注入工藝中的加熱溫度和退火處理溫度需要控制在400°C以下。
[0074]在本發明的一個實施例中，SiGe層為應變SiGe層。應變SiGe層的厚度為
0.5-100nm。優選為10_40nm。應變SiGe層中Ge的原子百分含量小于50%。需要說明的是，完全應變的SiGe層中Ge含量越高，其應變度越大，相應地其厚度應降低到弛豫的臨界厚度以下，才能保持完全應變。應變SiGe層中Ge含量越高，則其臨界厚度越薄。當Ge含量為50%時，Si上完全應變的SiGe薄膜的應變度約為2.1 %，此時應變SiGe層的臨界厚度約10nm，亦即此時FinFET源漏區的SiGe厚度不宜超過IOnm ;而當Ge含量為20%時，其應變度約0.8%，其臨界厚度可以達到IOOnm以上，說明此時FinFET源漏區的SiGe厚度可以達到IOOnm而SiGe層仍保持完全應變。需要進一步說明的是，當SiGe層為應變SiGe層時，注入工藝中加熱溫度和退火工藝中退火溫度的高低需要與應變SiGe層的材料性質匹配。例如常見FinFET器件中需要Ge的原子百分含量為20-40%的應變SiGe層，而Ge原子百分含量為40%的SiGe層在800°C下基本是穩定的，所以此時注入工藝中加熱溫度和退火工藝中退火溫度需要不超過800°C。
[0075]本發明還提出了一種具有SiGe源漏的FinFET，由上述公開的任一種方法形成，包括:襯底；形成在襯底之上的Si鰭形溝道區；形成在所述Si鰭形溝道區之上的柵堆疊結構；以及形成在所述Si鰭形溝道區兩側的SiGe源和漏。該鰭式場效應晶體管的源漏區具有厚度較薄、質量較好的SiGe層，溝道內空穴遷移率高，源漏的串聯電阻小，具有電學性能好、成本低的優點。
[0076]需要說明的是，該具有SiGe源漏的FinFET可以通過上文公開的任一種方法形成，但不限于此。
[0077]為使本領域技術人員更好地理解本發明，闡述具體實施例如下:
[0078]首先，準備η型Si襯底，并依次采用丙酮、無水乙醇、去離子水及氫氟酸清洗備用。
[0079]其次，通過光刻和刻蝕工藝在Si襯底之上形成Si鰭形結構。
[0080]接著，在Si鰭形結構之上依此沉積SiO2作為假柵材料層，然后通過光刻和刻蝕工藝，得到了圖形化的假柵，并在源區和漏區上方形成開口。
[0081]然后，沉積柵側墻材料，可以用氮化硅作為柵側墻材料，通過干法刻蝕工藝，在假柵兩側形成柵側墻，并在預設源漏的位置的上方形成開口，以在開口位置露出Si鰭形結構。
[0082]最后，采用等離子體浸沒離子注入工藝，向襯底中注入含有Ge元素的等離子體，注入電壓為5-15KeV，注入劑量約為5X1016/cm2。注入完成后，對襯底進行清洗和退火，退火溫度為800°C，開口處的Si鰭形結構轉變為應變SiGe鰭型結構，其中Ge含量最高約為35%。
[0083]最后，利用稀氫氟酸去除假柵，依次沉積柵介質材料HfO2和柵極材料TaN/TiAl，然后通過光刻和刻蝕工藝，在原假柵區域形成圖形化的HfO2/TaN/TiAl柵堆疊。此時，獲得了源區和漏區為SiGe材料的FinFET器件。
[0084]在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
[0085]盡管上面已經示出和描述了本發明的實施例，可以理解的是，上述實施例是示例性的，不能理解為對本發明的限制，本領域的普通技術人員在不脫離本發明的原理和宗旨的情況下在本發明的范圍內可以對上述實施例進行變化、修改、替換和變型。
【權利要求】
1.一種具有SiGe源漏的FinFET的形成方法，其特征在于，包括以下步驟: 提供襯底； 在所述襯底之上形成Si鰭形結構； 在所述Si鰭形結構之上形成柵堆疊或假柵； 在所述柵堆疊或假柵兩側形成源區和漏區的開口，在所述開口位置露出所述Si鰭形結構； 向所述Si鰭形結構注入含有Ge元素的原子、分子、離子或等離子體，以在所述開口位置形成SiGe層。
2.如權利要求1所述的具有SiGe源漏的FinFET的形成方法，其特征在于，還包括:向所述Si鰭形結構注入所述含有Ge元素的原子、分子、離子或等離子體的同時，注入含B元素的原子、分子、離子或等離子體，以對所述SiGe層進行摻雜。
3.如權利要求1或2 所述的具有SiGe源漏的FinFET的形成方法，其特征在于，還包括: 在形成所述源區和漏區的開口之前，在所述柵堆疊或假柵兩側形成柵側墻。
4.如權利要求1-3任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，還包括: 在形成所述SiGe層之后，去除所述假柵，在所述假柵區域形成柵堆疊。
5.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，通過選擇性外延工藝在所述襯底之上形成所述Si鰭形結構。
6.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，通過光刻和刻蝕工藝在所述襯底之上形成所述Si鰭形結構，其中，所述襯底的表層為Si材料。
7.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的方法包括離子注入。
8.如權利要求7所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述離子注入包括等離子體源離子注入和等離子體浸沒離子注入。
9.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的方法包括磁控濺射。
10.如權利要求9所述的具有SiGe源漏的FinFET的形成方法，其特征在于，采用所述磁控濺射注入的過程中，在所述襯底上加載負偏壓。
11.如權利要求10所述的具有SiGe源漏的FinFET的形成方法，其特征在于，還包括，去除所述磁控濺射在所述SiGe層之上形成的Ge薄膜。
12.如權利要求11所述的具有SiGe源漏的FinFET的形成方法，其特征在于，利用對Ge和SiGe具有高腐蝕選擇比的溶液清洗以去除所述Ge薄膜。
13.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的過程中對所述襯底加熱，加熱溫度為100-900°C。
14.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，還包括，在所述注入之后，對所述SiGe層退火，退火溫度為100-900°C。
15.如權利要求1-4任一項所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述SiGe層為應變SiGe層。
16.如權利要求15所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述應變SiGe層的厚度為0.5-100nm。
17.如權利要求15所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述應變SiGe層中Ge的原子百分含量小于50%。
18.一種具有SiGe源漏的FinFET，其特征在于，包括: 襯底； 形成在襯底之上的Si鰭形溝道區； 形成在所述Si鰭形溝道區之上的柵堆疊結構；以及 形成在所述Si鰭形溝道區 兩側的SiGe源和漏。
【文檔編號】H01L29/78GK103972107SQ201410187512
【公開日】2014年8月6日 申請日期:2014年5月5日 優先權日:2014年5月5日
【發明者】王敬, 肖磊, 梁仁榮, 許軍 申請人:清華大學