半導(dǎo)體器件的制造方法

半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明公開了一種可提高半導(dǎo)體器件的可裝配性的技術(shù)。在邏輯芯片1上安裝存儲芯片時，對包括在邏輯芯片的背面上形成的識別標(biāo)志的識別范圍進(jìn)行成像并對識別范圍的圖樣進(jìn)行識別，并根據(jù)識別結(jié)果，將邏輯芯片的多個突起和所述存儲芯片的多個突起電極進(jìn)行位置對準(zhǔn)，以將所述存儲芯片安裝到邏輯芯片上。此時，識別范圍的圖樣與多個突起的陣列圖樣的任何部分都不相同，結(jié)果，可對識別范圍的圖樣中的識別標(biāo)志確實(shí)進(jìn)行識別，從而可提高將邏輯芯片的多個突起和所述存儲芯片的多個突起電極進(jìn)行位置對準(zhǔn)的精度。
【專利說明】半導(dǎo)體器件的制造方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導(dǎo)體器件的制造技術(shù)，例如涉及一種適用于將包括形成有穿透 電極的半導(dǎo)體芯片的半導(dǎo)體器件進(jìn)行組裝的有効技術(shù)。

【背景技術(shù)】
[0002] 例如，在日本特開2009-260373號公報（專利文獻(xiàn)1)中，公開了如下結(jié)構(gòu)，S卩：在 形成有半導(dǎo)體芯片的焊墊的面上形成位置對準(zhǔn)標(biāo)記，且將所述位置對準(zhǔn)標(biāo)記用做探頭等碰 到的實(shí)驗(yàn)專用焊墊的結(jié)構(gòu)。
[0003] 另外，在日本特開2005-175263號公報（專利文獻(xiàn)2)中，公開了如下技術(shù)，S卩：在 形成穿透電極的工序中形成且在襯底上形成同樣結(jié)構(gòu)的位置對準(zhǔn)標(biāo)記，并通過所述位置對 準(zhǔn)標(biāo)記將堆疊的半導(dǎo)體芯片和襯底進(jìn)行位置對準(zhǔn)的技術(shù)。
[0004] 在日本特開2011-49318號公報（專利文獻(xiàn)3)中，公開了一種在晶圓的上表面形 成多個電路區(qū)域，并在電路區(qū)域的內(nèi)部設(shè)置位置對準(zhǔn)標(biāo)記的結(jié)構(gòu)。而且，在專利文獻(xiàn)3中還 明確記載了可將在晶圓上形成的穿透電極的頂端部用做位置對準(zhǔn)標(biāo)記的方法。
[0005] 在日本特開2008-153499號公報（專利文獻(xiàn)4)中，公開了如下的半導(dǎo)體晶圓技 術(shù)，即：將位置對準(zhǔn)標(biāo)記為基準(zhǔn)，在依次形成構(gòu)成半導(dǎo)體電路的晶體管及電阻等元件、以及 形成與所述元件耦合的布線的同時，還形成貫穿半導(dǎo)體晶圓的電極及穿透電極的技術(shù)。
[0006] 專利文獻(xiàn)1日本特開2009-260373號公報
[0007] 專利文獻(xiàn)2日本特開2005-175263號公報
[0008] 專利文獻(xiàn)3日本特開2011-49318號公報
[0009] 專利文獻(xiàn)4日本特開2008-153499號公報


【發(fā)明內(nèi)容】

[0010] 在半導(dǎo)體器件（半導(dǎo)體封裝）的小型化及安裝的高密度化的技術(shù)中，目前，開發(fā)三 維結(jié)構(gòu)的SIP (System In Package,系統(tǒng)級封裝）的三維安裝技術(shù)很流行。即使在三維安裝 技術(shù)中，在晶圓狀態(tài)下在芯片上鑿開通孔并在其中填埋導(dǎo)電材料以形成穿透電極，且經(jīng)由 所述穿透電極將堆疊的芯片進(jìn)行電連接的TSV(Through Silicon Via,娃穿透電極）技術(shù)對 于將多個芯片進(jìn)行堆疊而實(shí)現(xiàn)小型化方面是一種有效的技術(shù)。
[0011] 使用了所述TSV技術(shù)的半導(dǎo)體器件的例子如有：在布線基板（封裝基板）上將具 有穿透電極的第1半導(dǎo)體芯片（如邏輯芯片）進(jìn)行倒裝芯片封裝，而且所述第1半導(dǎo)體芯 片的背面上安裝（堆疊）具有突起電極的第2半導(dǎo)體芯片（如存儲芯片）。在第1半導(dǎo)體 芯片背面設(shè)置有與穿透電極對應(yīng)的電極墊，第2半導(dǎo)體芯片經(jīng)由所述突起電極、電極墊以 及穿透電極與第1半導(dǎo)體芯片電連接。
[0012] 上述半導(dǎo)體器件多以如下步驟進(jìn)行組裝。
[0013] 1)通過芯片安裝機(jī)的識別單元對形成于布線基板上的位置對準(zhǔn)標(biāo)記進(jìn)行識別。
[0014] 2)根據(jù)步驟1)的識別結(jié)果將第1半導(dǎo)體芯片安裝到布線基板上。
[0015] 3)再次通過芯片安裝機(jī)的識別單元對形成于布線基板上的位置對準(zhǔn)標(biāo)記進(jìn)行識 別。
[0016] 4)根據(jù)步驟3)的識別結(jié)果將第2半導(dǎo)體芯片安裝到第1半導(dǎo)體芯片上。
[0017] 但是，本案發(fā)明人按上述步驟將在布線基板上形成的位置對準(zhǔn)標(biāo)記共用于步驟1) 及步驟3)中時，發(fā)現(xiàn)了相對于第1半導(dǎo)體芯片的布線基板的位置偏差（安裝誤差、安裝精 度偏差）將被加算到對于第2半導(dǎo)體芯片的第1半導(dǎo)體芯片的位置偏差上。也就是說，在 對形成于布線基板上的位置對準(zhǔn)標(biāo)記進(jìn)行識別，并在第1半導(dǎo)體芯片上安裝第2半導(dǎo)體芯 片的步驟3)、4)雖可保證第2半導(dǎo)體芯片和布線基板之間位置的位置精度，但是無法保證 第2半導(dǎo)體芯片和第1半導(dǎo)體芯片之間的位置精度。而且，近年來，形成于第1半導(dǎo)體芯片 上的多個穿透電極間的相鄰間距變小到50 μ m左右，且對應(yīng)各穿透電極的多個電極墊的相 鄰間距也大概為同等程度。因此、第1半導(dǎo)體芯片的電極墊和第2半導(dǎo)體芯片的突起電極 之間即使僅是出現(xiàn)微小的位置偏差，也將導(dǎo)致無法保證第1半導(dǎo)體芯片和第2半導(dǎo)體芯片 之間實(shí)現(xiàn)穩(wěn)定的連接（電極墊和突起電極之間的穩(wěn)定的連接）。
[0018] 因此，為了提高第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的位置對準(zhǔn)精度（穩(wěn)定化），本 案發(fā)明人研究了將在上訴步驟3)中所使用的位置對準(zhǔn)標(biāo)記設(shè)置在第1半導(dǎo)體芯片的背面 上的結(jié)構(gòu)。結(jié)果，本案發(fā)明人發(fā)現(xiàn)又出現(xiàn)了如下的新問題，即由于位置對準(zhǔn)標(biāo)記的圖樣與多 個電極墊的配置圖樣相似，所以導(dǎo)致了在識別時出現(xiàn)誤識別的問題。
[0019] 本專利申請書中所公開的實(shí)施方式的目的是提供一種可提高半導(dǎo)體器件的可裝 配性的技術(shù)。
[0020] 本發(fā)明的所述內(nèi)容及所述內(nèi)容以外的目的和新特征在本說明書的描述及附圖說 明中寫明。
[0021] 根據(jù)一實(shí)施方式中半導(dǎo)體器件的制造方法，所述制造方法包括在第1半導(dǎo)體芯片 上安裝第2半導(dǎo)體芯片的工序，且在第1半導(dǎo)體芯片的主面上配置有多個電極墊和識別標(biāo) 志，在將所述第2半導(dǎo)體芯片進(jìn)行安裝時，對包括第1半導(dǎo)體芯片的所述識別標(biāo)志在內(nèi)的識 別范圍進(jìn)行成像以對所述識別范圍的圖樣進(jìn)行識別。而且，根據(jù)所述識別的結(jié)果，將第1半 導(dǎo)體芯片的多個電極墊和第2半導(dǎo)體芯片的多個突起電極進(jìn)行位置對準(zhǔn)后，在第1半導(dǎo)體 芯片上安裝第2半導(dǎo)體芯片。此時，所述識別范圍的圖樣與所述多個電極墊的陣列圖樣的 任何部分都不相同。
[0022] 根據(jù)上述一實(shí)施方式，便可提高半導(dǎo)體器件的可裝配性。

【專利附圖】

【附圖說明】
[0023] 圖1所示的是實(shí)施方式中半導(dǎo)體器件結(jié)構(gòu)之一例的剖面圖。
[0024] 圖2所示的是在圖1的半導(dǎo)體器件的組裝過程中從形成元件至形成布線后的結(jié)構(gòu) 之一例的部分剖面圖。
[0025] 圖3所示的是在圖1的半導(dǎo)體器件的組裝過程中形成銅后突起之后的結(jié)構(gòu)之一例 的部分剖面圖。
[0026] 圖4所示的是在圖1的半導(dǎo)體器件的組裝過程中從安裝晶圓支撐至對背面進(jìn)行研 磨后的結(jié)構(gòu)之一例的部分剖面圖。
[0027] 圖5所示的是在圖1的半導(dǎo)體器件的組裝過程中形成背面突起后的結(jié)構(gòu)之一例的 部分剖面圖。
[0028] 圖6所示的是在圖1的半導(dǎo)體器件的組裝過程中從貼附粘合帶至除去載體后的結(jié) 構(gòu)之一例的部分剖面圖。
[0029] 圖7所示的是圖1的半導(dǎo)體器件的組裝過程中進(jìn)行切割后的結(jié)構(gòu)之一例的部分剖 面圖。
[0030] 圖8所示的是圖1的半導(dǎo)體器件的組裝過程中將下段芯片進(jìn)行倒裝芯片封裝后的 結(jié)構(gòu)之一例的部分剖面圖。
[0031] 圖9所示的是圖1的半導(dǎo)體器件的組裝過程中進(jìn)行位置對準(zhǔn)時的結(jié)構(gòu)之一例的部 分剖面圖。
[0032] 圖10所示的是圖1的半導(dǎo)體器件的組裝過程中將上段芯片進(jìn)行倒裝芯片封裝后 的結(jié)構(gòu)之一例的部分剖面圖。
[0033] 圖11所示的是進(jìn)行比較后的檢測器的結(jié)構(gòu)之一例的示意圖。
[0034] 圖12所示的是圖11的檢測器中晶圓的表面?zhèn)冉Y(jié)構(gòu)的平面圖和擴(kuò)大平面圖。
[0035] 圖13所示的是圖11的檢測器中晶圓的背面?zhèn)冉Y(jié)構(gòu)的平面圖。
[0036] 圖14所示的是圖13的A部結(jié)構(gòu)的平面圖和部分?jǐn)U大平面圖。
[0037] 圖15所示的是進(jìn)行比較后的位置對準(zhǔn)方法的示意圖。
[0038] 圖16所示的是進(jìn)行圖15所示的位置對準(zhǔn)時所進(jìn)行識別的識別范圍的平面圖和擴(kuò) 大部分平面圖。
[0039] 圖17所示的是在圖1的半導(dǎo)體器件組裝過程的倒裝芯片封裝工序中進(jìn)行位置對 準(zhǔn)時的狀態(tài)之一例的示意圖。
[0040] 圖18所示的是在圖1的半導(dǎo)體器件組裝過程的倒裝芯片封裝工序中進(jìn)行倒裝芯 片封裝后的結(jié)構(gòu)之一例的示意圖。
[0041] 圖19所示的是圖17中進(jìn)行位置對準(zhǔn)時的結(jié)構(gòu)之一例的剖面圖。
[0042] 圖20所示的是進(jìn)行圖18所示的倒裝芯片封裝后的結(jié)構(gòu)之一例的剖面圖。
[0043] 圖21所示的是本實(shí)施方式中所使用的晶圓的表面?zhèn)鹊慕Y(jié)構(gòu)的平面圖。
[0044] 圖22所示的是圖21的A部結(jié)構(gòu)的平面圖和部分?jǐn)U大平面圖。
[0045] 圖23所示的是進(jìn)行比較后的半導(dǎo)體芯片的平面圖和圖案的部分?jǐn)U大平面圖。
[0046] 圖24所示的是在圖1的半導(dǎo)體器件組裝過程的倒裝芯片封裝工序中所使用的芯 片安裝機(jī)結(jié)構(gòu)之一例的框圖。
[0047] 圖25所示的是圖1的半導(dǎo)體器件的組裝過程的檢查工序中所使用的檢測設(shè)備的 結(jié)構(gòu)之一例的框圖。
[0048] 圖26所示的是圖25的檢測設(shè)備中進(jìn)行檢查時晶圓的支撐狀態(tài)之一例的部分剖面 圖。
[0049] 圖27所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序之一 例的剖面圖。
[0050] 圖28所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序之一 例的剖面圖。
[0051] 圖29所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序的第 1變形例的剖面圖。
[0052] 圖30所示的是根據(jù)圖22的穿透電極配置的圖案的間距及大小之一例的示意圖。
[0053] 圖31所示的是圖1的半導(dǎo)體器件中邏輯芯片背面?zhèn)鹊慕Y(jié)構(gòu)之一例的平面圖。
[0054] 圖32所示的是第2變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0055] 圖33所示的是第3變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0056] 圖34所示的是第4變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0057] 圖35所示的是第5變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0058] 圖36所示的是第6變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0059] 圖37所示的是第7變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖。
[0060] 圖38所示的是第8變形例中識別范圍的圖樣的擴(kuò)大平面圖。
[0061] 圖39所示的是第9變形例中識別范圍的圖樣的擴(kuò)大平面圖。
[0062] 圖40所示的是第10變形例中識別范圍的圖樣的擴(kuò)大平面圖。
[0063] 圖41所示的是實(shí)施方式的第11變形例中半導(dǎo)體器件結(jié)構(gòu)的剖面圖。
[0064] 圖42所示的是實(shí)施方式的第12變形例中半導(dǎo)體器件結(jié)構(gòu)的擴(kuò)大部分剖面圖。 [0065] 圖43所示的是實(shí)施方式的第13變形例中半導(dǎo)體器件結(jié)構(gòu)的剖面圖。
[0066] 圖44所示的是實(shí)施方式的第14變形例中半導(dǎo)體器件結(jié)構(gòu)的剖面圖。
[0067] 符號說明
[0068] 1 邏輯芯片（第1半導(dǎo)體芯片）
[0069] la 表面（第1主面）
[0070] lb 背面（第2主面）
[0071] lc 穿透電極
[0072] Id 焊墊
[0073] le 突起（電極墊）
[0074] If 絕緣層
[0075] lg 布線部
[0076] lh 識別標(biāo)志
[0077] lha 圖案
[0078] lhB 第 1 圖案
[0079] lhC 第 2 圖案
[0080] lhD 第 3 圖案
[0081] lhe 第 4 圖案
[0082] 1? 第1區(qū)域
[0083] lj 第2區(qū)域
[0084] lk 識別標(biāo)志
[0085] lm 金屬層
[0086] In 金屬層
[0087] lp 絕緣層
[0088] lq 保護(hù)膜
[0089] lr 支撐襯底
[0090] Is 元件
[0091] It 絕緣膜
[0092] lu 絕緣膜
[0093] lv 穿透電極
[0094] lw 第1方向
[0095] lx 第2方向
[0096] 2 存儲芯片（第2半導(dǎo)體芯片）
[0097] 2a 表面（第1主面）
[0098] 2b 背面（第2主面）
[0099] 2c 穿透電極
[0100] 2d 焊墊
[0101] 2e 突起
[0102] 2f 絕緣層
[0103] 2g 布線部
[0104] 2h 識別標(biāo)志
[0105] 3 封裝基板（布線基板、多聯(lián)基板）
[0106] 3a 上表面
[0107] 3b 下表面
[0108] 3g 內(nèi)部布線
[0109] 3h 通孔布線
[0110] 3i 焊盤
[0111] 3j 焊盤
[0112] 3k 阻焊膜
[0113] 4 封裝體
[0114] 5 銅后突起
[0115] 6 BGA (半導(dǎo)體器件）
[0116] 7 焊錫
[0117] 8 晶圓
[0118] 8a 表面
[0119] 8b 背面
[0120] 9 球電極
[0121] 10 底部填充材料
[0122] 11 載體
[0123] 12 粘著劑
[0124] 13 芯片安裝機(jī)
[0125] 14 照相機(jī)
[0126] 15 切割帶
[0127] 16 識別單元
[0128] 17 芯片搭載單元
[0129] 18 檢測設(shè)備
[0130] 19 照相機(jī)
[0131] 20 識別單元
[0132] 21 探針
[0133] 22 測量單元
[0134] 23 載物臺
[0135] 24 板殼
[0136] 25 BGA (半導(dǎo)體器件）
[0137] 26 BGA (半導(dǎo)體器件）
[0138] 27 BGA (半導(dǎo)體器件）
[0139] 30 檢測器
[0140] 30a 載物臺
[0141] 30b 測試探頭
[0142] 30c 探針
[0143] 30d 送板/收板機(jī)
[0144] 31 晶圓
[0145] 31a 表面
[0146] 31b 背面
[0147] 31c 切割線
[0148] 31d 穿透電極
[0149] 31e 芯片區(qū)域
[0150] 3 If 位置對準(zhǔn)標(biāo)記
[0151] 31g 突起
[0152] 32 芯片
[0153] 34 照相機(jī)
[0154] 35 位置對準(zhǔn)標(biāo)記

【具體實(shí)施方式】
[0155] 在以下的實(shí)施方式中，在除了需要特別說明的以外，對具有同一或同樣的部分原 則上不進(jìn)行重復(fù)說明
[0156] 在以下實(shí)施方式中，為了方便，在必要時將幾個部分或?qū)?shí)施方式分割來說明，除 了需要特別說明的以外，這些都不是彼此獨(dú)立且無關(guān)系的，而是與其它一部分或者全部的 變形例、詳細(xì)內(nèi)容及補(bǔ)充說明等相互關(guān)聯(lián)的。
[0157] 另外，在以下實(shí)施方式中提及要素數(shù)等（包括個數(shù)、數(shù)值、量、范圍等）時，除了特 別說明及原理上已經(jīng)明確限定了特定的數(shù)量等除外，所述特定數(shù)并非指固定的數(shù)量，而是 可大于等于該特定數(shù)或可小于等于該特定數(shù)。
[0158] 而且，在以下實(shí)施方式中，除了特別說明及原理上已經(jīng)明確了是必要時除外，所述 的構(gòu)成要素（包括要素步驟等）也并非是必須的要素。
[0159] 在實(shí)施方式等的敘述上，對于材料及構(gòu)成等方面，除了寫明了僅限于所述材料外， "由A構(gòu)成"、"具有A"、"包括A"等表述還指主要構(gòu)成要素除了 A以外還有其他要素。同樣 地，在以下實(shí)施方式中提及的構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別說明時及原理上 已經(jīng)明確了并非如此時，實(shí)質(zhì)上包括與前述形狀等相近或者類似的。同理，前述的數(shù)值及范 圍也同樣包括與其相近的。
[0160] 以下根據(jù)附圖詳細(xì)說明本發(fā)明的實(shí)施方式。為了說明實(shí)施方式的所有圖中，為了 使圖面簡單易懂，有時會給平面圖加上剖面線。而且，所有圖中原則上對具有同一功能的構(gòu) 件采用同一符號，并省略掉重復(fù)的說明。另外，在除了需要特別說明的以外，對具有同一或 同樣的部分原則上不進(jìn)行重復(fù)說明。
[0161] (實(shí)施方式）
[0162] 圖1所示的是實(shí)施方式中半導(dǎo)體器件結(jié)構(gòu)之一例的剖面圖。
[0163] 本實(shí)施方式的半導(dǎo)體器件如圖1所示，是一個在形成有布線的封裝基板（布線基 板）3上堆疊有多個半導(dǎo)體芯片的半導(dǎo)體封裝，本實(shí)施方式中，作為所述半導(dǎo)體封裝的一 例，在封裝基板3的下表面（背面）3b側(cè)上按格子狀設(shè)置了作為外部連接引腳的多個球電 極9的BGA(Ball Grid Array，球陣列封裝）6。球電極9如為焊錫球。
[0164] 下面說明BGA6的詳細(xì)情況。BGA6中堆疊了 2個半導(dǎo)體芯片。所述2個半導(dǎo)體芯 片中，配置在下段側(cè)的半導(dǎo)體芯片為邏輯芯片（具有微型計算機(jī)的半導(dǎo)體芯片、單片機(jī)芯 片）1，而堆疊在邏輯芯片1上的上段側(cè)的半導(dǎo)體芯片為存儲芯片2。且邏輯芯片1與存儲 芯片2電連接，上段側(cè)的存儲芯片2由下段側(cè)的邏輯芯片1進(jìn)行控制。因此也可說，本實(shí)施 方式中的BGA6是一種SIP (System In Package,系統(tǒng)級封裝）型半導(dǎo)體封裝。
[0165] 經(jīng)由關(guān)起電極即多個銅（Cu)后關(guān)起（銅柱關(guān)起、金屬關(guān)起、金屬制關(guān)起電極）5在 封裝基板3上將邏輯芯片1進(jìn)行倒裝芯片封裝。也就是說，如后文的圖8所示，使形成有元 件且配置有多個多個銅后突起5的表面（第1主面）la面向封裝基板3的上表面（表面）3a 的方式，將邏輯芯片1安裝在封裝基板3的上表面3a上。
[0166] 而且，邏輯芯片1上形成有多個穿透電極lc。所述穿透電極lc貫穿硅基部分而形 成，而且與形成于芯片表面和背面的電極電連接。
[0167] 如圖8所示，BGA6的邏輯芯片1中穿透電極lc的一端在邏輯芯片1的表面（元件 形成面、下表面）la側(cè)與表層的絕緣層If中形成的布線部lg的一端電連接。而且，布線部 lg的另一端與在邏輯芯片1的表面la上形成的焊墊Id電連接。焊墊Id與銅后突起5電 連接。另外，穿透電極lc的另一端與設(shè)置在邏輯芯片1的表面la相反側(cè)的背面（第2主 面、上表面）lb側(cè)上的突起（電極墊）le電連接。也就是說，設(shè)置在邏輯芯片1的背面lb上 的突起le從邏輯芯片1的背面lb至表面la，依次與穿透電極lc-布線部lg-焊墊Id-與 銅后突起5電連接。
[0168] 而且，還如圖9所示，設(shè)置在邏輯芯片1的背面lb上的突起le與設(shè)置在存儲芯片 2的表面2a的焊墊2d電連接，以此使邏輯芯片1和在邏輯芯片1的背面lb上堆疊的存儲 芯片2電連接。
[0169] 具體的情況如圖10所示，在邏輯芯片1的背面lb上按矩陣狀配置有多個突起（電 極墊）le，另一方面，在存儲芯片2的表面2a上配置有與多個突起le對應(yīng)的多個突起2e， 而且存儲芯片2經(jīng)由與突起le耦合的突起2e與邏輯芯片1倒裝互連。
[0170] 另外，邏輯芯片1的背面lb上形成有多個突起le。而且，在BGA6的組裝工序中， 在取樣檢查工序及倒裝芯片封裝工序中形成用于進(jìn)行位置對準(zhǔn)時識別芯片位置的識別標(biāo) 志lh。
[0171] 也就是說，在BGA6組裝過程中的取樣檢查工序及倒裝芯片封裝工序中，所述識別 標(biāo)志lh用于識別在邏輯芯片1的背面（上表面）lb上形成的識別標(biāo)志lh，以對邏輯芯片1 進(jìn)行位置對準(zhǔn)。
[0172] 另外，BGA6具有經(jīng)由邏輯芯片1從封裝基板3向上段側(cè)的存儲芯片2供給電源、 GND及信號的結(jié)構(gòu)。
[0173] 例如，結(jié)構(gòu)之一例為：銅后突起5的間距不超過100 μ m，另一方面，其相反側(cè)的突 起le的間距為50 μ m左右，且在所述范圍內(nèi)，為如下的大小關(guān)系，即銅后突起5的電極間距 大于突起le的電極間距。配置在多個突起le的每一個正下方的多個穿透電極lc在平面 上的間距也與突起le的電極間距一樣，為50μπι左右。而且，封裝基板3和邏輯芯片1之 間經(jīng)由多個銅后突起5被電連接。
[0174] 另外，如圖8所示，在封裝基板3的上表面3a上形成有多個焊盤（第1焊墊電 極）3i以及覆蓋所述焊盤3i外圍部的阻焊膜（絕緣膜）3k，在多個焊盤3i的每一個所露出 的部分上，如經(jīng)由導(dǎo)電性材料即焊錫7與銅后突起5電連接。
[0175] 另一方面，在封裝基板3的下表面3b上形成有多個焊盤3j及覆蓋所述焊盤3j外 圍部的阻焊膜（絕緣膜）3k，在多個焊盤3 j的每一個所露出的部分上，與成為外部連接引腳 的球電極9電連接。
[0176] 另外，封裝基板3的上表面3a上的多個焊盤3i和下表面3b的多個焊盤3j之間 經(jīng)由內(nèi)部布線3g及通孔布線3h而被電連接。
[0177] 另外，如如圖1所示，堆疊在封裝基板3上的邏輯芯片1和存儲芯片2例如通過封 裝體4進(jìn)行樹脂封裝，其中，所述封裝體4如由環(huán)氧樹脂等構(gòu)成。
[0178] 下面說明本實(shí)施方式的半導(dǎo)體器件的制造方法。
[0179] 圖2所示的是在圖1的半導(dǎo)體器件的組裝過程中從形成元件至形成布線后的結(jié)構(gòu) 之一例的部分剖面圖，圖3所示的是在圖1的半導(dǎo)體器件的組裝過程中形成銅后突起之后 的結(jié)構(gòu)之一例的部分剖面圖，圖4所示的是圖1的半導(dǎo)體器件的組裝過程中從安裝晶圓支 撐至對背面進(jìn)行研磨后的結(jié)構(gòu)之一例的部分剖面圖，圖5所示的是圖1的半導(dǎo)體器件的組 裝過程中形成背面突起后的結(jié)構(gòu)之一例的部分剖面圖，圖6所示的是圖1的半導(dǎo)體器件的 組裝過程中從貼附粘合帶至除去載體后的結(jié)構(gòu)之一例的部分剖面圖，圖7所示的是圖1的 半導(dǎo)體器件的組裝過程中進(jìn)行切割后的結(jié)構(gòu)之一例的部分剖面圖，圖8所示的是圖1的半 導(dǎo)體器件的組裝過程中將下段芯片進(jìn)行倒裝芯片封裝后的結(jié)構(gòu)之一例的部分剖面圖，圖9 所示的是圖1的半導(dǎo)體器件的組裝過程中進(jìn)行位置對準(zhǔn)時的結(jié)構(gòu)之一例的部分剖面圖，圖 10所示的是圖1的半導(dǎo)體器件的組裝過程中將上段芯片進(jìn)行倒裝芯片封裝后的結(jié)構(gòu)之一 例的部分剖面圖。
[0180] 首先，進(jìn)行圖2的步驟S1即形成元件的步驟。此時，在半導(dǎo)體基板即半導(dǎo)體晶圓 (后文有時也簡稱為"晶圓"）8的表面8a上形成元件Is。即，在表面層上形成晶體管等的 元件ls，所述表面層由在支撐襯底lr上形成的絕緣層lp和保護(hù)膜lq構(gòu)成，其中，所述支撐 襯底lr由硅構(gòu)成的。
[0181] 接下來進(jìn)行步驟S2即形成穿透電極的步驟。此時，首先在晶圓8的表面8a上形 成金屬層lm，之后在晶圓8內(nèi)形成與金屬層lm電連接的多個穿透電極lc。而且，每一個穿 透電極lc的表面被Si02(也包括TiN)等絕緣膜It覆蓋，因此可防止穿透電極lc的擴(kuò)散。 此時，多個穿透電極lc的電極間間距如為50 μ m左右。
[0182] 接下來進(jìn)行步驟S3即形成布線的步驟。此時，首先在表面（第1面）8a的絕緣層 If上形成金屬層In。即，在金屬層lm上形成與多個穿透電極lc電連接的金屬層In。金屬 層In由多個布線層構(gòu)成，且在各布線層的每層之間都形成有層間絕緣膜。
[0183] 而且，還在絕緣層If上形成與金屬層In電連接的多個焊墊Id。焊墊Id如由鋁 (A1)形成。
[0184] 接下來進(jìn)行圖3的步驟S4即形成銅后突起的步驟。此時，在金屬層In上形成與 金屬層In電連接的多個突起電極即銅后突起5。即，在絕緣層If中與金屬層In電連接的 多個焊墊Id上形成突起電極即銅后突起5。而且，在每一個銅后突起5上還形成焊錫7。本 文中后突起由銅（Cu)構(gòu)成，但并不限于此，也可由其他金屬構(gòu)成。
[0185] 另外，如以不超過100 μ m的間距設(shè)置多個銅后突起5。由于存儲芯片側(cè)上需要穿 透電極lc的引腳數(shù)比與封裝基板側(cè)耦合的銅后突起的數(shù)量多，所以多個銅后突起5每一個 之間的電極間距大于多個穿透電極lc每一個之間的電極間距。
[0186] 接下來進(jìn)行取樣檢查。即，在形成銅后突起5之后，對多個銅后突起5進(jìn)行取樣檢 查（對準(zhǔn)圖中未示出的測試探針）、以進(jìn)行電特性試驗(yàn)即第1取樣檢查。所述第1取樣檢查 是為了對在晶圓8上形成的邏輯芯片1進(jìn)行良否判斷而進(jìn)行的，即對在晶圓8的芯片區(qū)域 上形成的多個邏輯芯片1進(jìn)行取樣檢查。
[0187] 接下來進(jìn)行圖4所示的步驟S5即安裝晶圓支撐。此時，通過粘著劑12將載體11 貼附到晶圓8的表面8a側(cè)。載體11如為由石英玻璃等構(gòu)成的玻璃載體。粘著劑12如為 有機(jī)粘著劑，但并不限于此，也可為導(dǎo)電性粘著劑等。
[0188] 接下來進(jìn)行圖4的步驟S6即進(jìn)行背面研磨（back grinding)。此時，對位于晶圓 8的表面8a相反側(cè)的背面8b進(jìn)行研磨，使在步驟S2中預(yù)先形成的多個穿透電極lc各自的 頂端（tip)的一部分露出。此時所進(jìn)行的研磨如為拋光及化學(xué)蝕刻等。
[0189] 接下來進(jìn)行圖5的步驟S7即形成背面突起的步驟。此時，首先在從晶圓8的背面 8b上露出的多個穿透電極lc的頂端的外圍形成絕緣膜lu。所述絕緣膜lu如為Si0 2 (還包 括TiN)膜等。而且，還在從多個穿透電極lc的背面8b側(cè)露出的各個頂端上形成突起le。 突起le如可通過電鍍等形成。另外，突起le多由金（Au)等構(gòu)成。
[0190] 由此，便可在晶圓8的背面8b上形成多個突起le。另外，由于多個突起le的每一 個都為在從晶圓8的背面8b露出的多個穿透電極lc的頂端上形成的，所以多個突起le的 電極間距與多個穿透電極lc的間距相同。因此，在晶圓8的表面和背面中，多個銅后突起 5每一個之間的電極間距大于多個突起le(穿透電極lc)每一個之間的電極間距。
[0191] 接下來進(jìn)行取樣檢查，即對多個銅后突起5和多個突起le的電連接狀態(tài)（導(dǎo)通狀 態(tài)）進(jìn)行檢查的第2取樣檢查。此時，第2取樣檢查是在將載體11貼附到晶圓8上的狀態(tài) 下來支撐晶圓8,且在此狀態(tài)下確認(rèn)多個突起le的每一個電極間的導(dǎo)通狀態(tài)。
[0192] 也就是說，第2取樣檢查是為了對形成于晶圓8內(nèi)（芯片內(nèi)）的多個穿透電極lc 的每一個進(jìn)行良否判斷而進(jìn)行的。
[0193] 另外，第2取樣檢查中，對在圖8所示的邏輯芯片1的背面lb上形成的識別標(biāo)志 lh進(jìn)行識別，并根據(jù)所述識別結(jié)果，使測試探針與邏輯芯片1的背面lb的多個突起le接觸 以進(jìn)行取樣檢查。
[0194] 在完成第2取樣檢查后，進(jìn)行圖6所示的步驟S8即貼附粘合帶的步驟。此時，將 切割帶15貼附到完成了第2取樣檢查的晶圓8的背面8b側(cè)上。
[0195] 接下來，進(jìn)行步驟S9即除去載體的步驟。此時，停止所述第2取樣檢查，對于貼附 了切割帶15的晶圓8,將通過粘著劑12貼附在表面8a側(cè)的載體11從晶圓8除去。而且， 通過蝕刻除去粘著劑12。此時，在通過蝕刻除去粘著劑12的同時，也可除去其他異物，也可 對多個銅后突起5及元件形成面（表面8a)進(jìn)行洗凈。
[0196] 接下來進(jìn)行圖7的步驟S10即進(jìn)行切割的步驟。此時，將切斷支撐切割帶15的晶 圓8,并獲得多個合格的半導(dǎo)體芯片（本文中為邏輯芯片1)。
[0197] 接下來進(jìn)行倒裝芯片封裝。
[0198] 此時，進(jìn)行圖8的步驟S11即將邏輯芯片（下段芯片）1進(jìn)行倒裝芯片封裝的步驟。 首先需準(zhǔn)備封裝基板（布線基板、多聯(lián)基板）3。而且，在封裝基板3的上表面3a上形成與 邏輯芯片1的多個銅后突起5耦合的多個焊盤3i，另一方面，在位于封裝基板3的上表面 3a的相反側(cè)的下表面3b上形成與多個焊盤3i電連接的多個焊盤3j。
[0199] 另外，還分別在封裝基板3的上下表面的表層上形成阻焊膜3k，并且露出各焊盤 3i及3j的一部分。
[0200] 準(zhǔn)備封裝基板3后，將在第2取樣檢查中判斷為合格品的邏輯芯片1安裝在封裝 基板3的上表面3a上進(jìn)行加熱及加壓，并經(jīng)由在銅后突起5上形成的焊錫7將封裝基板3 與多個與銅后突起5電連接。之后，在邏輯芯片1和封裝基板3之間的間隙中填充液狀的 封裝樹脂即底部填充材料10。上述做法其實(shí)也可為：預(yù)先在封裝基板3上涂布液狀的封裝 樹脂即底部填充材料10后，通過安裝邏輯芯片1使銅后突起5與封裝基板3電連接、同時 在邏輯芯片1和封裝基板3的間隙填充封裝樹脂。
[0201] 接下來進(jìn)行取樣檢查。此時，針對邏輯芯片1和封裝基板3的電連接狀態(tài)進(jìn)行檢 查的第3取樣檢查。所述第3取樣檢查是指對在邏輯芯片1的背面lb上形成的識別標(biāo)志 lh進(jìn)行識別，并根據(jù)所述識別結(jié)果使測試探針與邏輯芯片1的背面lb的多個突起le接觸 以進(jìn)行導(dǎo)通檢查。
[0202] 通過第3取樣檢查，可確認(rèn)邏輯芯片1與封裝基板3是否確實(shí)導(dǎo)通了。
[0203] 接下來，進(jìn)行圖9的步驟S12即堆疊存儲芯片（上段芯片）2。
[0204] 首先。將邏輯芯片1和存儲芯片2進(jìn)行位置對準(zhǔn)。此時，根據(jù)在第3取樣檢查時 所識別的邏輯芯片1的背面lb的識別標(biāo)志lh的識別結(jié)果，將邏輯芯片1的背面lb的多個 突起le和存儲芯片2的表面2a的多個突起2e進(jìn)行位置對準(zhǔn)。在位置對準(zhǔn)結(jié)束后，在圖10 所示的邏輯芯片1上將存儲芯片2進(jìn)行倒裝芯片封裝。
[0205] 此時，將邏輯芯片1的多個突起le和存儲芯片2的多個突起2e進(jìn)行位置對準(zhǔn)，并 以使邏輯芯片1的背面lb面向存儲芯片2的表面2a的方式在邏輯芯片1上將存儲芯片2 進(jìn)行倒裝芯片封裝。之后，在邏輯芯片1和存儲芯片2之間的間隙內(nèi)填充底部填充材料10。
[0206] 接下來，在樹脂封裝工序中，通過封裝樹臘對邏輯芯片1、存儲芯片2、多個銅后突 起5以及多個突起2e等進(jìn)行覆蓋以形成封裝體4,并安裝成為外部連接引腳的球電極9,完 成安裝后，將封裝基板3進(jìn)行劃片，便完成了圖1所示的BGA6的組裝工序。
[0207] 下面說明本實(shí)施方式中進(jìn)行取樣檢查時的半導(dǎo)體晶圓的位置對準(zhǔn)方法、以及進(jìn)行 倒裝芯片封裝時半導(dǎo)體芯片的位置對準(zhǔn)方法。圖11所示的是進(jìn)行比較后的檢測器的結(jié)構(gòu) 之一例的示意圖，圖12所示的是圖11的檢測器中晶圓的表面?zhèn)冉Y(jié)構(gòu)的平面圖和擴(kuò)大平面 圖，圖13所示的是圖11的檢測器中晶圓的背面?zhèn)冉Y(jié)構(gòu)的平面圖，圖14所示的是圖13的A 部結(jié)構(gòu)的平面圖和部分?jǐn)U大平面圖，圖15所示的是進(jìn)行比較后的位置對準(zhǔn)方法的示意圖， 圖16所示的是進(jìn)行圖15所示的位置對準(zhǔn)時所進(jìn)行識別的識別范圍的平面圖和擴(kuò)大部分平 面圖。
[0208] 圖11所示的檢測器30是用于進(jìn)行晶圓31的取樣檢查的，即將送板/收板機(jī)30d 所搬運(yùn)過來的晶圓31取下并放置在可按X、Y、Z方向自由運(yùn)行的載物臺30a上，并將在檢測 器30的測試探頭30b上設(shè)置的多把探針30c與晶圓31的電極接觸以進(jìn)行導(dǎo)通檢查及電特 性檢查等。
[0209] 此時，進(jìn)行取樣檢查時需使探針30c正確對準(zhǔn)以芯片為單位的測試引腳（焊墊或 突起）并進(jìn)行特性檢查。因此，以芯片為單位將晶圓31進(jìn)行移動的檢測器30將在識別出 一個芯片后進(jìn)行高精度地移動。因此，可識別出芯片內(nèi)的固有圖案等指定的位置對準(zhǔn)標(biāo)記 并以一個芯片的量進(jìn)行移動。
[0210] 圖12所示的是形成有多個穿透電極31d的晶圓31的表面31a側(cè)的結(jié)構(gòu)，表面31a 側(cè)上除了所述擴(kuò)大圖中所示的多個穿透電極31d的引腳之外還形成有切割線31c，因此可 對芯片的區(qū)劃進(jìn)行識別。另外，芯片區(qū)域31e內(nèi)重復(fù)形成有由所述引腳等構(gòu)成的固有圖案， 在進(jìn)行位置對準(zhǔn)時對固有部分的圖案進(jìn)行識別并進(jìn)行位置對準(zhǔn)。而且，在芯片區(qū)域31e的 角部也形成有位置對準(zhǔn)用的位置對準(zhǔn)標(biāo)記31f，用以在取樣檢查時對晶圓31進(jìn)行位置對 準(zhǔn)。
[0211] 另一方面，圖13所示的是晶圓31的背面31b側(cè)的結(jié)構(gòu)，圖中僅看到了與穿透電極 31d耦合的多個突起31g。因此，在晶圓狀態(tài)下使探針30c與背面31b側(cè)的突起31g接觸 以進(jìn)行所述取樣檢查時，雖必須有位置對準(zhǔn)用的標(biāo)記，但如上所述，在背面31b側(cè)上僅看到 多個突起31g，所以進(jìn)行所述取樣檢查時將難于使探針30c與突起31g接觸。例如，如果通 過檢測器30對晶圓31的背面31b側(cè)進(jìn)行位置對準(zhǔn)的識別，則如圖14的擴(kuò)大圖的A部及B 部所示，由于照相機(jī)所成像的識別范圍C與成像范圍D的圖樣相同，所以將導(dǎo)致出現(xiàn)如下問 題，即因判斷為相似圖樣而導(dǎo)致檢測器30誤識別概率的增高。
[0212] 另外，在芯片安裝工序中，進(jìn)行芯片堆疊時將上段側(cè)的半導(dǎo)體芯片（如為圖9所示 的存儲芯片2)進(jìn)行位置對準(zhǔn)時也將出現(xiàn)上述問題。例如，在圖15所示的布線基板3上將芯 片32進(jìn)行倒裝芯片封裝，對在所述芯片32上堆疊的上段半導(dǎo)體芯片中的位置對準(zhǔn)進(jìn)行識 另IJ、且通過照相機(jī)34對多個穿透電極31d進(jìn)行識別時，將與進(jìn)行上述取樣檢查時一樣，由于 圖14的識別范圍C和成像范圍D及其圖樣相同，所以也將出現(xiàn)誤識別的概率變高的問題。
[0213] 另外，在安裝下段側(cè)的芯片32時，由于倒裝互連用的電極問間距（即圖8中焊墊 Id間的間距，如不超過lOOym)遠(yuǎn)比穿透電極31d間的間距（如為50μπι左右）大，所以可 對形成于布線基板3上的位置對準(zhǔn)用的標(biāo)記進(jìn)行識別并進(jìn)行位置對準(zhǔn)。
[0214] 但是，由于堆疊在上段側(cè)上的所述半導(dǎo)體芯片是用于對下段的芯片32的狹間距 配置的多個穿透電極31d進(jìn)行倒裝芯片封裝的，所以，芯片32的背面上必須確保有可進(jìn)行 位置對準(zhǔn)用的位置精度標(biāo)記。
[0215] 另外，如圖16所示，即使在芯片區(qū)域31e內(nèi)形成有由虛線劃出的位置對準(zhǔn)標(biāo)記35， 通過與多個突起31g的陣列圖案進(jìn)行比較，則通過位置對準(zhǔn)標(biāo)記35劃出的識別范圍C的圖 樣與通過突起31g劃出的成像范圍D的圖樣相似，所以導(dǎo)致誤識別的可能性很高。
[0216] 下面說明本實(shí)施方式的特征。
[0217] 圖17所示的是在圖1的半導(dǎo)體器件組裝過程的倒裝芯片封裝工序中進(jìn)行位置對 準(zhǔn)時的狀態(tài)之一例的示意圖，圖18所示的是在圖1的半導(dǎo)體器件組裝過程的倒裝芯片封裝 工序中進(jìn)行倒裝芯片封裝后的結(jié)構(gòu)之一例的示意圖，圖19所示的是圖17中進(jìn)行位置對準(zhǔn) 時的結(jié)構(gòu)之一例的剖面圖，圖20所示的是進(jìn)行圖18所示的倒裝芯片封裝后的結(jié)構(gòu)之一例 的剖面圖，圖21所示的是本實(shí)施方式中所使用的晶圓的表面?zhèn)鹊慕Y(jié)構(gòu)的平面圖，圖22所示 的是圖21的A部結(jié)構(gòu)的平面圖和部分?jǐn)U大平面圖，圖23所示的是進(jìn)行比較后的半導(dǎo)體芯 片的平面圖和圖案的部分?jǐn)U大平面圖。圖24所示的是在圖1的半導(dǎo)體器件組裝過程的倒 裝芯片封裝工序中所使用的芯片安裝機(jī)結(jié)構(gòu)之一例的框圖，圖25所示的是圖1的半導(dǎo)體器 件組裝過程的檢查工序中所使用的檢測設(shè)備的結(jié)構(gòu)之一例的框圖，圖26所示的是圖25的 檢測設(shè)備中進(jìn)行檢查時晶圓的支撐狀態(tài)之一例的部分剖面圖。
[0218] 本實(shí)施方式中，如圖17及圖18所示，在邏輯芯片1的背面lb上形成位置對準(zhǔn)用 的識別標(biāo)志lh。接下來，在邏輯芯片1的背面lb上將存儲芯片2進(jìn)行倒裝芯片封裝時，對 包括所述識別標(biāo)志lh的識別范圍內(nèi)的圖樣進(jìn)行識別便可將存儲芯片2進(jìn)行位置對準(zhǔn)。
[0219] 如上所述，通過在邏輯芯片1的背面lb上設(shè)置位置對準(zhǔn)用的識別標(biāo)志lh，便可減 少因?qū)Χ鄠€穿透電極lc的一部分進(jìn)行識別而導(dǎo)致的誤識別。而且，如圖19及圖20所示， 在將存儲芯片2安裝到邏輯芯片1上時，可使邏輯芯片1的多個穿透電極lc和存儲芯片2 的多個突起2e進(jìn)行高精度的位置對準(zhǔn)。此時，圖21所示的是形成有圖22所示的識別標(biāo)志 lh的晶圓8的背面8b側(cè)，且在背面8b側(cè)的各芯片區(qū)域上分別設(shè)置多個突起le的同時，還 如圖22所示在芯片角部上形成識別標(biāo)志lh。
[0220] 另外，圖22所示的識別標(biāo)志lh由分別與多個穿透電極lc耦合的突起le所點(diǎn)畫 的，且從上方看，呈L形狀。
[0221] 因此，在倒裝互連工序中，首先，通過圖19所示的照相機(jī)14對包括邏輯芯片1的 背面lb上的識別標(biāo)志lh的識別范圍C進(jìn)行成像，并對圖22所示的識別范圍C的圖樣進(jìn)行 識別。
[0222] 此時，識別范圍C的圖樣與多個突起le的陣列圖樣的任何部分都不同。S卩，在邏 輯芯片1的背面lb側(cè)中，照相機(jī)14對應(yīng)進(jìn)行識別的識別范圍C所拍攝的圖樣與多個突起 le的陣列圖樣的成像范圍D的配置圖樣并不相同。
[0223] 這里所說的"圖樣不相同"是指，包括識別標(biāo)志lh的識別范圍C的圖樣與邏輯芯片 1的背面lb的多個突起le的陣列圖樣的任何部分都不同的意思?；蛘哒f，在將包括識別標(biāo) 志lh的識別范圍C的圖樣與配置有多個突起le的區(qū)域重疊時，各圖樣完全不一致（也就 是說絕不會出現(xiàn)圖案一致的情況）。
[0224] 如圖22所示的示例中，識別標(biāo)志lh由多個圖案lha的集合體構(gòu)成，而且，具有識 別標(biāo)志lh的識別范圍C包括：配置有多個圖案lha的第1區(qū)域li及沒配置有圖案lha的 第2區(qū)域lj。
[0225] 另一方面，成像范圍D僅包括配置有多個突起le的區(qū)域（相當(dāng)于第1區(qū)域li)，而 并不包括相當(dāng)于所述第2區(qū)域lj的區(qū)域。
[0226] 因此可知，形成于芯片上的識別范圍C的圖樣與成像范圍D的配置圖樣確實(shí)不同， 兩者也并非相似圖案（圖樣并不相似）。
[0227] 因此，照相機(jī)14對邏輯芯片1的背面lb進(jìn)行成像時，可降低對成像范圍D的配置 圖樣與對應(yīng)識別的識別范圍C的圖案誤識別的概率。
[0228] 另外，在芯片安裝機(jī)等的識別單元中，對規(guī)定位置上的標(biāo)記進(jìn)行識別時，大致的識 別位置（設(shè)計值）將會被保存到設(shè)備內(nèi)，并在多數(shù)情況下通過設(shè)定標(biāo)記的（X，Y)坐標(biāo)來尋 找標(biāo)記。但是，如果在所述坐標(biāo)的外圍形成有相似圖案，識別單元將有可能將所述相似圖案 識別為標(biāo)記而導(dǎo)致誤識別。因此，相似圖案和識別圖案之間優(yōu)選盡可能相互分開設(shè)置的結(jié) 構(gòu)。
[0229] 此時，圖23示出了針對上述問題（位置對準(zhǔn)標(biāo)記的圖樣與多個電極墊的配置圖樣 相似時，識別時可能出現(xiàn)誤識別的問題）的本專利申請書的一個解決方案。圖23的A部為 對突起le的配置圖樣中容易導(dǎo)致誤識別的中央部附近進(jìn)行成像時的圖像，由于其與成像 范圍D的突起le的配置圖樣和識別范圍C的識別標(biāo)志lh的配列狀態(tài)相近，所以引起誤識 別的可能性很高。
[0230] 因此，通過在半導(dǎo)體芯片的背面的角部上設(shè)置識別標(biāo)志lh，便可將多個突起le和 識別標(biāo)志lh的位置分開設(shè)置，結(jié)果可防止出現(xiàn)誤識別。
[0231] 但是，如果將識別標(biāo)志lh配置在遠(yuǎn)離突起le的位置上時，將導(dǎo)致半導(dǎo)體芯片的面 積增大。
[0232] 因此，如圖22所示，本專利申請書中，通過將識別范圍C的識別標(biāo)志lh的圖樣設(shè) 置為與成像范圍D的配置圖樣不同的圖樣，便可將識別標(biāo)志lh配置在多個突起le附近， 結(jié)果可減小半導(dǎo)體芯片的面積。而且，還可抑制形成有半導(dǎo)體芯片的半導(dǎo)體晶圓的大型化 (晶圓尺寸變大）。
[0233] 下面說明在形成有圖22所示的識別標(biāo)志lh的邏輯芯片1上將存儲芯片2進(jìn)行倒 裝互連時的詳細(xì)方法。
[0234] 首先說明在進(jìn)行倒裝互連時所使用的圖24所示的芯片安裝機(jī)13。芯片安裝機(jī)13 具有：照相機(jī)14、識別單元16及芯片搭載單元17 ;其中，所述照相機(jī)14對包括圖22所示 的邏輯芯片1的識別標(biāo)志lh的識別范圍C的圖樣進(jìn)行成像；識別單元16將保存照相機(jī)14 所成像的圖像數(shù)據(jù)并進(jìn)行處理；所述芯片搭載單元17根據(jù)所述識別單元16所處理的圖像 數(shù)據(jù)對上段側(cè)的存儲芯片2進(jìn)行定位并安裝。
[0235] 進(jìn)行倒裝互連時，首先通過芯片安裝機(jī)13的照相機(jī)14對識別范圍C的圖樣進(jìn)行 成像并識別，所述識別范圍C包括圖22的邏輯芯片1的背面lb上的識別標(biāo)志lh。此時，將 預(yù)先保存在識別單元16上的識別范圍C的圖樣的圖像數(shù)據(jù)與由照相機(jī)14新成像的識別范 圍C的圖樣的圖像數(shù)據(jù)進(jìn)行比較。此時，識別范圍C的圖樣和多個突起le的成像范圍D的 配置圖樣中，由于識別范圍C的圖樣與所述陣列圖樣的任何部分都不同，所以不會將成像 范圍D的配置圖樣誤識別為應(yīng)識別的識別范圍C的圖樣，所以可通過識別單元16確實(shí)對識 別范圍C的圖樣進(jìn)行識別。
[0236] 接下來，如圖9所示，根據(jù)對識別范圍C的圖樣進(jìn)行識別的結(jié)果，通過芯片搭載單 元17對邏輯芯片1的多個突起le和存儲芯片2的多個突起電極即突起2e進(jìn)行位置對準(zhǔn)。
[0237] 而且，進(jìn)行上述的位置對準(zhǔn)后，通過芯片搭載單元17將存儲芯片2安裝到邏輯芯 片1上，且邏輯芯片1的多個突起le和存儲芯片2的多個突起2e電連接。由此，便可完成 倒裝互連。
[0238] 如上所述，在邏輯芯片1的背面lb上形成與突起le的配置圖樣的圖樣不同的識 別標(biāo)志lh，由此，便可確實(shí)識別出識別范圍C的圖樣中的識別標(biāo)志lh，從而可使邏輯芯片1 的多個突起le和存儲芯片2的多個突起2e進(jìn)行高精度的位置對準(zhǔn)。
[0239] 結(jié)果，可提高倒裝互連的可靠性，從而提高半導(dǎo)體器件（BGA6)的可裝配性。
[0240] 接下來，在進(jìn)行本實(shí)施方式的BGA6組裝工序中的取樣檢查（第2取樣檢查或第3 取樣檢查）時，形成圖22所示的識別標(biāo)志lh的邏輯芯片1 (半導(dǎo)體晶圓8)和探針進(jìn)行位 置對準(zhǔn)的詳細(xì)方法如下。
[0241] 首先說明進(jìn)行取樣檢查時所使用的圖25所示的檢測設(shè)備18。檢測設(shè)備18包括： 照相機(jī)19、識別單元20、多把探針21及測量單元22 ;其中，所述照相機(jī)19將包括識別標(biāo)志 lh的識別范圍C的圖樣進(jìn)行成像；所述識別單元20保存所述照相機(jī)19所成像的圖像數(shù)據(jù) 并進(jìn)行處理；所述多把探針21根據(jù)所述識別單元20所處理的圖像數(shù)據(jù)與半導(dǎo)體芯片接觸； 所述測量單元22經(jīng)由多把探針21對所述半導(dǎo)體芯片的電特性進(jìn)行測定。
[0242] 進(jìn)行取樣檢查時，首先通過檢測設(shè)備18的照相機(jī)19對識別范圍C進(jìn)行成像并識 另IJ，所述識別范圍C包括圖22所示的邏輯芯片1的背面lb上的識別標(biāo)志lh。此時，將預(yù)先 保存在識別單元20上的識別范圍C的圖樣的圖像數(shù)據(jù)與由照相機(jī)19新成像的識別范圍C 的圖樣的圖像數(shù)據(jù)進(jìn)行比較。此時，識別范圍C的圖樣和多個突起le的成像范圍D的配置 圖樣中，由于識別范圍C的圖樣與所述陣列圖樣的任何部分都不同，所以不會將成像范圍D 的配置圖樣誤識別為應(yīng)識別的識別范圍C的圖樣，所以可通過識別單元20確實(shí)對識別范圍 C的圖樣進(jìn)行識別。
[0243] 之后，根據(jù)對識別范圍C的圖樣進(jìn)行識別的結(jié)果，將圖9所示的邏輯芯片1的多個 突起le(或者圖5中的晶圓8的背面8b的多個突起le)與圖25中的多把探針21進(jìn)行位 置對準(zhǔn)。
[0244] 進(jìn)行位置對準(zhǔn)后，使多把探針21分別與邏輯芯片1的多個突起le每一個接觸，通 過測量單元22進(jìn)一步對邏輯芯片1的電特性進(jìn)行測定。
[0245] 如上所述，通過在邏輯芯片1的背面lb上形成識別標(biāo)志lh，便可對識別范圍C的 圖樣中的識別標(biāo)志lh確實(shí)進(jìn)行識別，從而可使邏輯芯片1的多個突起le和檢測設(shè)備18的 探針21進(jìn)行高精度的位置對準(zhǔn)。其中，所述識別標(biāo)志lh的圖樣與突起le的配置圖樣并不 相同。
[0246] 結(jié)果，可提高取樣檢查中檢查的可靠性，從而提高半導(dǎo)體器件（BGA6)的可裝配 性。
[0247] 另外，在圖5所示的步驟S7即背面突起形成工序中，在形成突起le后進(jìn)行第2取 樣檢查時，在載體11上貼附有晶圓8的狀態(tài)下進(jìn)行取樣檢查。在所述晶圓狀態(tài)下進(jìn)行的取 樣檢查是指：如圖26所示，經(jīng)由載體11將晶圓8支撐在檢測設(shè)備18的載物臺23上的狀態(tài) 下進(jìn)行取樣檢查。
[0248] 在上述晶圓狀態(tài)下進(jìn)行取樣檢查時，進(jìn)行取樣檢查后，如圖7所示將晶圓8進(jìn)行切 害!]，以取得在所述取樣檢查（第2取樣檢查）中判斷為合格品的邏輯芯片1，之后，如圖8所 示將合格的邏輯芯片1安裝到封裝基板3上。
[0249] 另外，本實(shí)施方式的BGA6的組裝工序中，并非必須進(jìn)行上述的第2及第3取樣檢 查。另外，第2及第3取樣檢查僅需進(jìn)行其中一項(xiàng)便可，當(dāng)然，也可兩者都實(shí)施。
[0250] 另外，如圖9所示在進(jìn)行上段側(cè)的存儲芯片2的倒裝互連時，對成像識別標(biāo)志lh 進(jìn)行的位置對準(zhǔn)并非必須進(jìn)行。但此時，必須進(jìn)行所述第2及第3取樣檢查中的任何一項(xiàng)， 以與通過對識別標(biāo)志lh進(jìn)行成像的探針21進(jìn)行位置對準(zhǔn)。
[0251] 另外，進(jìn)行所述第1取樣檢查及所述第2取樣檢查時所拍攝的識別范圍C(包括識 別標(biāo)志lh)的圖案可如圖9所示，與上段側(cè)的存儲芯片2的倒裝互連工序中所成像的包括 識別標(biāo)志lh的識別范圍C的圖樣共通。即，取樣檢查和進(jìn)行倒裝互連時為了進(jìn)行位置對準(zhǔn) 而成像的識別標(biāo)志lh可使用共通的圖像。
[0252] 由此便可避免進(jìn)行每一道工序時必須在芯片背面上分別形成識別標(biāo)志lh，因此可 高效利用半導(dǎo)體芯片內(nèi)的區(qū)域。
[0253] 接下來說明本實(shí)施方式中識別標(biāo)志lh的形成方法。
[0254] 圖27所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序之一 例的剖面圖，圖28所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序之 一例的剖面圖，圖29所示的是在圖1所示的半導(dǎo)體器件的半導(dǎo)體芯片中識別標(biāo)志形成工序 的第1變形例的剖面圖。
[0255] 另外，圖30所示的是根據(jù)圖22的穿透電極配置的圖案的間距及大小之一例的示 意圖。圖31所示的是圖1的半導(dǎo)體器件中邏輯芯片背面?zhèn)鹊慕Y(jié)構(gòu)之一例的平面圖。
[0256] 首先，對在與穿透電極形成工序不同的工序中形成識別標(biāo)志的情況進(jìn)行說明。如 圖27的步驟S21所示，首先，在晶圓8的表面8a上形成元件Is。即，在表面層上形成晶體 管等元件ls，所述表面層由支撐襯底lr上的絕緣層lp和保護(hù)膜lq構(gòu)成，其中，所述支撐襯 底lr由硅構(gòu)成。
[0257] 接下來形成穿透電極。此時，首先在晶圓8的表面8a上形成金屬層lm，之后在晶 圓8內(nèi)形成與金屬層lm電連接的多個穿透電極lc。而且，各個穿透電極lc的表面都被 Si02 (也包括TiN)等絕緣膜It覆蓋，以此來防止穿透電極lc的擴(kuò)散。
[0258] 接下來，在焊墊Id上形成銅后突起5之后，通過粘著劑12將載體11貼附到晶圓8 上。而且，還進(jìn)行步驟S22所示的背面研磨。即，對通過由載體11支撐的晶圓8的背面8b 進(jìn)行研磨以使多個穿透電極lc的頂端部突出。
[0259] 接下來進(jìn)行圖28的步驟S23即形成背面突起的步驟。此時，分別在各穿透電極lc 的頂端形成突起le。
[0260] 接著按步驟S24所示形成標(biāo)記。如通過電鍍等在晶圓8的背面8b上形成識別標(biāo) 志lk。
[0261] 如上所述，通過與穿透電極形成工序不同的工序來形成識別標(biāo)志lk，便可形成與 穿透電極lc的配置圖樣完全不同的圖樣。即，可以在完全改變了識別標(biāo)志lh的大小、形狀、 間距等之后再形成識別標(biāo)志lh。
[0262] 另外，如圖 30 所不，按照 JEDEC(Joint Electron Device Engineering Counci Istandards，電子工程設(shè)計發(fā)展聯(lián)合協(xié)會）的規(guī)定，按矩陣狀配置的多個穿透電極lc的相 鄰電極間的間距X為50 μ m、間距Y為40 μ m、電極的直徑Φ為20 μ m。
[0263] 因此，在通過與穿透電極形成工序不同的工序來形成識別標(biāo)志lk時，并不僅限于 所述數(shù)值，也可對其間距、大小及形狀等進(jìn)行改變后再形成，當(dāng)然，也可在不改變間距、直徑 及形狀等情況下形成。
[0264] 另一方面，圖29所示的第1變形例是在與穿透電極形成工序同時形成識別標(biāo)志lh 的。
[0265] 首先，在晶圓8的表面8a上形成元件Is。即，在表面層上形成晶體管等元件ls， 所述表面層由支撐襯底lr上的絕緣層lp和保護(hù)膜lq構(gòu)成，其中，所述支撐襯底lr由硅構(gòu) 成。
[0266] 接下來如步驟S31所示，在穿透電極形成工序中與穿透電極lc同時形成識別標(biāo)志 lh用的多個穿透電極lv。首先，在晶圓8的表面8a上形成金屬層lm，之后在晶圓8內(nèi)形 成與金屬層lm電連接的多個穿透電極lc及l(fā)v。而且，各個穿透電極lc及l(fā)v的表面都被 Si02 (也包括TiN)等絕緣膜It覆蓋，以此來防止穿透電極lc及l(fā)v的擴(kuò)散。
[0267] 而且，在焊墊Id上形成銅后突起5之后，通過粘著劑12將載體11貼附到晶圓8 上。之后還進(jìn)行步驟S32所示的背面研磨。即，對通過由載體11支撐的晶圓8的背面8b 進(jìn)行研磨以使多個穿透電極多個穿透電極lc及l(fā)v的各個頂端部突出。
[0268] 接下來如步驟S33所示形成標(biāo)記（形成背面突起）。此時，在從晶圓8的背面8b 突出的多個穿透電極lc的各個頂端上形成突起le的同時，還在多個穿透電極lv的各個頂 端上形成識別標(biāo)志lh。多個突起le及識別標(biāo)志lh如通過電鍍等形成。
[0269] 另外，在與穿透電極形成工序中同時形成識別標(biāo)志lh時，識別標(biāo)志lh為點(diǎn)畫（圖 案lha)的集合體，或?yàn)閱我稽c(diǎn)畫圖案。
[0270] 如上所述，通過在穿透電極形成工序中同時形成識別標(biāo)志lh，便可通過一張掩膜 同時形成穿透電極lc和識別標(biāo)志用的穿透電極lv，所以可高精度地形成多個識別標(biāo)志lh。
[0271] 而且，由于可以省略了形成識別標(biāo)志lh的工序，結(jié)果，可高效率地形成識別標(biāo)志 lh〇
[0272] 另外，即使在穿透電極形成工序中同時形成識別標(biāo)志lh，也可以更改相鄰的穿透 電極lv之間的間距及大小，或者可以改變穿透電極lc及形狀。例如，可只改變間距X，也可 只改變間距Y，或者可同時改變間距X及間距Y。
[0273] 但是，多個穿透電極lv也可以與多個穿透電極lc相同的間距、直徑及相同的形狀 形成。
[0274] 接下來通過圖31，對邏輯芯片1的背面lb略呈正方形時識別標(biāo)志lh的形成位置 進(jìn)行說明。
[0275] 在邏輯芯片1的背面lb的中央部按矩陣狀配置有多個穿透電極lc。因此，必須確 保在多個穿透電板1C的外圍具有單元區(qū)域。因此，如圖31所示，優(yōu)選將識別標(biāo)志lh配置 在遠(yuǎn)離配置有背面lb的多個穿透電極lc區(qū)域的位置上。如配置在背面lb的角部等的端 部區(qū)域。
[0276] 由此，便可充分確保單元區(qū)域。
[0277] 而且，通過將識別標(biāo)志lh設(shè)置在遠(yuǎn)離配置有背面lb的多個穿透電極lc的區(qū)域的 位置上（背面lb的端部），便可提高對識別標(biāo)志lh的識別率。即，通過使識別標(biāo)志lh形成 在充分遠(yuǎn)離突起le (所述突起le與多個穿透電極lc耦合）的位置上，并通過對照相機(jī)14 及19進(jìn)行攝像時可容易對識別標(biāo)志lh進(jìn)行識別，便可提高對識別標(biāo)志lh的識別率。
[0278] 但是，如圖22的邏輯芯片1所示，如果在離配置有多個突起le (穿透電極lc)的 區(qū)域很近的位置上形成識別標(biāo)志lh時，由于突起le和識別標(biāo)志lh的距離很近，所以在進(jìn) 行倒裝互連時可提高芯片安裝精度。
[0279] 因此，為了提高識別標(biāo)志lh的識別率，優(yōu)選將識別標(biāo)志lh設(shè)置在遠(yuǎn)離多個突起 le (穿透電極lc)的位置上，但如果需要提高倒裝互連時的芯片安裝精度時，也可將識別標(biāo) 志lh設(shè)置在離多個突起le (穿透電極lc)較近的位置上。
[0280] 下面說明其他變形例。
[0281] 圖32所示的是第2變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖，圖33 所示的是第3變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖，圖34所示的是第4變 形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面圖，圖35所示的是第5變形例中識別范圍 的圖樣的平面圖和擴(kuò)大部分平面圖，圖36所示的是第6變形例中識別范圍的圖樣的平面圖 和擴(kuò)大部分平面圖，圖37所示的是第7變形例中識別范圍的圖樣的平面圖和擴(kuò)大部分平面 圖，圖38所示的是第8變形例中識別范圍的圖樣的擴(kuò)大平面圖，圖39所示的是第9變形例 中識別范圍的圖樣的擴(kuò)大平面圖，圖40所示的是第10變形例中識別范圍的圖樣的擴(kuò)大平 面圖，圖41所示的是實(shí)施方式的第11變形例中半導(dǎo)體器件結(jié)構(gòu)的剖面圖，圖42所示的是 實(shí)施方式的第12變形例中半導(dǎo)體器件結(jié)構(gòu)的擴(kuò)大部分剖面圖，圖43所示的是實(shí)施方式的 第13變形例中半導(dǎo)體器件結(jié)構(gòu)的剖面圖，圖44所示的是實(shí)施方式的第14變形例中半導(dǎo)體 器件結(jié)構(gòu)的剖面圖。
[0282] 另外，在圖32?圖37的變形例中，為了便于說明，以芯片背面形狀為長方形，且識 別標(biāo)志lh形成于離配置有多個突起le的區(qū)域很近位置上的結(jié)構(gòu)為例進(jìn)行了說明，但并不 僅限于此，芯片背面的形狀、識別標(biāo)志lh與多個突起le之間的配置關(guān)系也可如圖31所示 的邏輯芯片1 一樣，可為近似正方形的形狀，在此不再贅敘。
[0283] 圖32所示的第2變形例即是識別標(biāo)志lh的變形例，識別標(biāo)志lh由多個圖案lha 的集合體構(gòu)成，同時也可為從平面上看為+的形狀，具有識別標(biāo)志lh的識別范圍C包括4 處（4個角）第2區(qū)域lj，其中，所述第2區(qū)域lj上沒配置有圖案lha。
[0284] 另一方面，由于成像范圍D不包括相當(dāng)于所述第2區(qū)域lj的區(qū)域，所以，識別范圍 C的圖樣與成像范圍D的配置圖樣不同，兩者也并非相似圖案（圖樣并不相似）。
[0285] 結(jié)果，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0286] 另外，圖33所示的第3變形例也是識別標(biāo)志lh的變形例之一，所以識別標(biāo)志lh由 單一的第1圖案lhb構(gòu)成，而且從平面上看為圓形形狀。雖然多個突起le每一個的面積都 相等，但是第1圖案lhb的面積與多個突起le的每一個的面積并不相同，第1圖案lhb的 面積遠(yuǎn)比突起le每一個的面積大。
[0287] 而且，在第3變形例中，包括識別標(biāo)志lh的識別范圍C具有第2區(qū)域lj，其中，所 述第2區(qū)域lj中沒配置有第1圖案lhb。
[0288] 另一方面，由于成像范圍D并不包括相當(dāng)于所述第2區(qū)域lj的區(qū)域，所以，識別范 圍C的圖樣與成像范圍D的配置圖樣不同，兩者也并非相似圖案（圖樣并不相似）。
[0289] 結(jié)果，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0290] 另外，第1圖案lhb的面積遠(yuǎn)比突起le每一個的面積大，由于第1圖案lhb和突 起le在大小方面明顯不同，所以可提高對包括識別標(biāo)志lh的識別范圍C的識別率。
[0291] 另外，圖34所示的第4變形例也是識別標(biāo)志lh的變形例之一，所以識別標(biāo)志lh 包括第1圖案lhb、第2圖案lhc、第3圖案lhd及第4圖案lhe。此時，以第1圖案lhb為 基準(zhǔn)時，第2圖案lhc將沿著第1方向lw配置，而第3圖案lhd沿著與第1方向lw垂直相 交的第2方向lx配置。而且，第4圖案lhe以第3圖案lhd為基準(zhǔn)沿著第1方向lw配置。
[0292] 而且，從平面上看，第1圖案lhb、第2圖案lhc、第3圖案lhd及第4圖案lhe都 為圓形，且各圖案的面積相等，而且，與多個突起le每一個的面積都不相同。
[0293] SP，第1圖案lhb、第2圖案lhc、第3圖案lhd及第4圖案lhe每一個的圓形的面 積（大小）與多個突起le每一個的面積（大?。┟黠@不同，也就是說，各圖案的面積明顯 比多個突起le每一個的面積（大?。┐?。
[0294] 另外，第1圖案lhb和第2圖案lhc的間距P1比多個突起le的間距P2大，即P1 > P2。而且，第1圖案lhb和第3圖案lhd的間距P3比多個突起le的間距P2大，即P3 > P2。
[0295] 即，第4變形例中，由于每個圖案與各個突起le的大小完全不同，而且兩者的相鄰 圖案（突起le)之間的配置間距也完全不同，所以，識別范圍C的圖樣與成像范圍D的配置 圖樣也完全不同，第4變形例中，兩者的圖樣也明顯不同。
[0296] 因此，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可有效降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0297] 另外，圖35所示的第5變形例也是識別標(biāo)志lh的變形例之一，所以識別標(biāo)志lh由 單一的第1圖案lhb構(gòu)成，且從平面上看為圓形形狀。而且，雖然多個突起le每一個的面 積相等，但是第1圖案lhb的面積與多個突起le每一個的面積都不相同，第1圖案lhb的 面積遠(yuǎn)比突起le每一個的面積大。
[0298] 因此，識別范圍C的圖樣與成像范圍D的配置圖樣并不相同，兩者也并非相似圖案 (圖樣并不相似）。
[0299] 結(jié)果，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可有效降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0300] 而且，圖35中第5變形例的識別范圍C的面積相當(dāng)于一個第1圖案lhb的面積， 遠(yuǎn)比圖22的識別范圍C小。
[0301] 因此，通過縮小識別范圍C，便可確保較大的單元區(qū)域面積。
[0302] 另外，圖36所示的第6變形例也是識別標(biāo)志lh的變形例之一，所以識別標(biāo)志lh 由多個第1圖案lhb構(gòu)成，同時從平面上看為L型形狀。而且，雖然多個第1圖案lhb每一 個的面積相等，但是與多個突起le的每一個的面積都不相同，第1圖案lhb的面積遠(yuǎn)比突 起le每一個的面積小。
[0303] 另外，多個第1圖案lhb的配置間距與多個突起le的配置間距也不相同，多個第 1圖案lhb的配置間距遠(yuǎn)比多個突起le的配置間距小。
[0304] 而且，在第6變形例中，包括識別標(biāo)志lh的識別范圍C具有第2區(qū)域lj，其中，所 述第2區(qū)域lj中沒配置有第1圖案lhb。
[0305] 因此，識別范圍C的圖樣與成像范圍D的配置圖樣并不相同，兩者也并非相似圖案 (圖樣并不相似）。
[0306] 結(jié)果，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可有效降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0307] 而且，第6實(shí)施方式中，由于縮小了識別范圍C，因此可確保較大的單元區(qū)域面積。
[0308] 另外，圖37所示的第7變形例也是識別標(biāo)志lh的變形例之一，所以識別標(biāo)志lh 由多個第1圖案lhb和第2圖案lhc構(gòu)成，同時，第1圖案lhb和第2圖案lhc在第1方向 lw及第2方向lx上交互按鍋齒形排列配置。
[0309] 另外，第1圖案lhb和第2圖案lhc的面積相等，而且，第1圖案lhb及第2圖案 lhc各自的面積也與多個突起le的每一個的面積相等。
[0310] 但是，多個第1圖案lhb和第2圖案lhc交互按鋸齒狀排列，且第1圖案lhb和第 2圖案lhc的配置間距為多個突起le的配置間距的2倍左右。
[0311] 因此，由于兩者的配置間距完全不同，所以識別范圍C的圖樣與成像范圍D的配置 圖樣也不相同，兩者也并非相似圖案（圖樣并不相似）。
[0312] 結(jié)果，在通過圖24中的照相機(jī)14或圖25中的照相機(jī)19對邏輯芯片1的背面lb 進(jìn)行成像時，可有效降低將成像范圍D的配置圖樣誤識別為識別范圍C圖案的概率。
[0313] 接下來，圖38至圖40所示的變形例是從平面上看時，識別標(biāo)志lh的一個圖案lha 形狀的變形例。首先，圖38所示的第8變形例是從平面上看時，識別標(biāo)志lh的一個圖案lha 的形狀為八角形時的情況。圖39所示的第9變形例是從平面上看時，識別標(biāo)志lh的一個 圖案lha的形狀為+形時的情況。圖40所示的第10變形例是從平面上看時，識別標(biāo)志lh 的一個圖案lha的形狀為-形時的情況。
[0314] 如上所述，即使將識別標(biāo)志lh的一個圖案lha的形狀作為圖38至圖40所示的變 形例的形狀，也可獲得圖22所示的、與形狀為圓形時的同樣的效果。
[0315] 圖41至圖44所示的變形例也是與半導(dǎo)體器件結(jié)構(gòu)相關(guān)的變形例。
[0316] 首先，圖41所示的第11變形例并非通過樹脂將邏輯芯片1即在其上堆疊的存儲 芯片2進(jìn)行封裝，而是通過管殼（case) 24將BGA (半導(dǎo)體器件）25進(jìn)行封裝。在BGA25的 組裝過程中的倒裝互連工序及取樣檢查工序中，通過對包括圖22所示的識別標(biāo)志lh的識 別范圍C進(jìn)行識別，便可在將堆疊的存儲芯片2進(jìn)行倒裝互連時高精度地對狹間距電極進(jìn) 行位置對準(zhǔn)、以在進(jìn)行取樣檢查時對探針21 (請參照圖25)的狹間距電極進(jìn)行高精度的位 置對準(zhǔn)。因此，可提高BGA25的可裝配性。
[0317] 另外，圖42中第12變形例的堆疊結(jié)構(gòu)是一種在邏輯芯片1上堆疊了多個存儲芯 片2的半導(dǎo)體器件。即，其結(jié)構(gòu)如下：經(jīng)由銅后突起5將邏輯芯片安裝到封裝基板3上，并 在所述邏輯芯片1上堆疊有多個存儲芯片2的結(jié)構(gòu)。
[0318] 此時，在邏輯芯片1及在其上堆疊的多個存儲芯片2上分別形成有多個穿透電極 lc及2c。穿透電極lc及2c是一種通過貫穿硅基部分而形成，且與芯片的表面和背面的電 極電連接的過孔布線。即，是一種在晶圓狀態(tài)下在芯片上開設(shè)通孔，并在所述通孔中填埋導(dǎo) 電材料而形成的電極，這種方法適用于在維持狹窄焊墊間距的狀態(tài)下將多個半導(dǎo)體芯片進(jìn) 行堆疊的結(jié)構(gòu)。
[0319] 因此，邏輯芯片1中的穿透電極lc經(jīng)由形成于表層的絕緣層If上的布線部lg與 銅后突起5及突起le電連接。其中，所述銅后突起5與表面la的焊墊Id耦合，所述突起 le設(shè)置在位于表層相反側(cè)的背面lb側(cè)上。
[0320] 另一方面，存儲芯片2中的穿透電極2c經(jīng)由形成于表層的絕緣層2f的布線部2g 與設(shè)置在表面2a上的焊墊2d、以及與設(shè)置在位于表面相反側(cè)的背面2b側(cè)上的突起2e電連 接。
[0321] 另外，在邏輯芯片1上堆疊有上段側(cè)的多個存儲芯片2(第2半導(dǎo)體芯片、第3半 導(dǎo)體芯片）的結(jié)構(gòu)中，與邏輯芯片1的穿透電極1C直接連接的突起le及存儲芯片2的表 面2a側(cè)的焊墊2d電連接。而且，上表面?zhèn)鹊耐黄?e與第3段的存儲芯片2的下表面?zhèn)鹊?焊墊2d電連接。其中，所述上表面?zhèn)鹊耐黄?e與第2段的存儲芯片2的穿透電極2c直接 連接，而且，第2段的存儲芯片2和第3段的存儲芯片2為同一芯片。
[0322] 例如，在將所述第3段的存儲芯片2堆疊到第2段的存儲芯片2上時，通過對形成 于第2段的存儲芯片2的背面2b上的識別標(biāo)志2h進(jìn)行識別以進(jìn)行位置對準(zhǔn)，便可將第2 段的存儲芯片2和第3段的存儲芯片2之間進(jìn)行高精度的位置對準(zhǔn)。
[0323] 此時，圖43的第13變形例中的BGA26即是通過樹脂對圖42所示的結(jié)構(gòu)進(jìn)行封裝 后的半導(dǎo)體器件的一例。
[0324] 另外，圖44的第14變形例中的BGA27即是通過管殼對圖42所示的結(jié)構(gòu)進(jìn)行封裝 后的半導(dǎo)體器件的一例。
[0325] 在圖43所示的BGA26及在圖44所示的BGA27中，在各自組裝過程中的倒裝互連 工序及取樣檢查工序中，通過對包括圖22所示的識別標(biāo)志lh的識別范圍C進(jìn)行識別，便可 在將堆疊的存儲芯片2進(jìn)行倒裝互連時高精度地對狹間距電極進(jìn)行位置對準(zhǔn)。而且，在進(jìn) 行取樣檢查時對探針21(請參照圖25)的狹間距電極進(jìn)行高精度的位置對準(zhǔn)。結(jié)果，可提 高BGA26及BGA27的可裝配性。
[0326] 以上根據(jù)實(shí)施方式具體地說明了本案發(fā)明人所作的發(fā)明，但是本發(fā)明并不受所述 實(shí)施方式的限定，在不超出其要旨的范圍內(nèi)能夠進(jìn)行種種變更，在此無需贅言。
[0327] 例如，在上述實(shí)施方式及變形例中，組裝工序中用于支撐晶圓的支撐材料還可使 用載體以外的BG膠帶等。
[0328] 另外，上述實(shí)施方式及變形例中，以BGA作為半導(dǎo)體器件的一例進(jìn)行了說明，但并 不僅限于此，所述半導(dǎo)體器件只需為在布線基板上堆疊多個半導(dǎo)體芯片構(gòu)成的結(jié)構(gòu)便可， 例如也可為LGA(Land Grid Array,柵格陣列）半導(dǎo)體器件等。
[0329] 另外，還可包括如下的實(shí)施方式。
[0330] (附記）
[0331] [第1項(xiàng)]一種半導(dǎo)體器件的制造方法，其特征在于，包括如下工序：
[0332] 工序（a)，即準(zhǔn)備第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的工序，其中，所述第1半導(dǎo) 體芯片具有第1主面以及位于第1主面相反側(cè)的第2主面；所述第2半導(dǎo)體芯片也具有第 1主面以及位于第1主面相反側(cè)的第2主面；
[0333] 工序（b)，以使所述第1半導(dǎo)體芯片的第2主面面向所述第2半導(dǎo)體芯片的第1主 面的方式在所述第1半導(dǎo)體芯片上安裝所述第2半導(dǎo)體芯片的工序；
[0334] 其中，在所述第1半導(dǎo)體芯片的第2主面上配置有按矩陣狀排列的多個電極墊和 識別標(biāo)志；
[0335] 在所述第2半導(dǎo)體芯片的第1主面上配置有與所述第1半導(dǎo)體芯片的多個電極墊 對應(yīng)的多個突起電極；
[0336] 所述工序（b)還包括如下工序：
[0337] 工序（bl)，即對包括所述第1半導(dǎo)體芯片的第2主面上的識別標(biāo)志的識別范圍進(jìn) 行成像以對所述識別范圍的圖樣進(jìn)行識別的工序；
[0338] 工序（b2)，即根據(jù)對所述識別范圍的圖樣進(jìn)行識別而得到的結(jié)果將所述第1半導(dǎo) 體芯片的多個電極墊和所述第2半導(dǎo)體芯片的多個突起電極進(jìn)行位置對準(zhǔn)的工序；
[0339] 工序（b3)，即在所述第1半導(dǎo)體芯片上安裝所述第2半導(dǎo)體芯片，以使所述第1半 導(dǎo)體芯片的多個電極墊和所述第2半導(dǎo)體芯片的多個突起電極電連接的工序；
[0340] 其中，所述識別范圍的圖樣與所述多個電極墊的陣列圖樣的任何部分都不相同。
[0341] [第 2項(xiàng)]
[0342] 根據(jù)第1項(xiàng)中所記載的半導(dǎo)體器件的制造方法，其特征在于：
[0343] 所述第1半導(dǎo)體芯片是一種具有單片機(jī)的邏輯芯片，所述第2半導(dǎo)體芯片是一種 存儲芯片。
[0344] [第 3 項(xiàng)]
[0345] 根據(jù)第2項(xiàng)中所記載的半導(dǎo)體器件的制造方法，其特征在于：
[0346] 所述第2半導(dǎo)體芯片上安裝有第3半導(dǎo)體芯片。
[0347] [第 4 項(xiàng)]
[0348] 根據(jù)第3項(xiàng)中所記載的半導(dǎo)體器件的制造方法，其特征在于：
[0349] 所述第2半導(dǎo)體芯片和所述第3半導(dǎo)體芯片為同一芯片。
[0350] [第 5 項(xiàng)]
[0351] 根據(jù)第4項(xiàng)中所記載的半導(dǎo)體器件的制造方法，其特征在于：
[0352] 所述第3半導(dǎo)體芯片是一種存儲芯片。
[0353] [第 6 項(xiàng)]
[0354] 根據(jù)第1項(xiàng)中所記載的半導(dǎo)體器件的制造方法，其特征在于：
[0355] 在所述工序（b)之后還包括：
[0356] 將所述第1半導(dǎo)體芯片、所述第2半導(dǎo)體芯片及所述多個突起電極進(jìn)行封裝的封 裝工序。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制造方法，其特征在于，具有如下工序： 工序（a)，即準(zhǔn)備第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的工序，所述第1半導(dǎo)體芯片具有 第1主面、以及該第1主面的相反側(cè)的第2主面；所述第2半導(dǎo)體芯片具有第1主面、以及 該第1主面的相反側(cè)的第2主面；以及 工序（b)，即以使所述第1半導(dǎo)體芯片的第2主面與所述第2半導(dǎo)體芯片的第1主面對 置的方式在所述第1半導(dǎo)體芯片上搭載所述第2半導(dǎo)體芯片的工序， 在所述第1半導(dǎo)體芯片的第2主面上配置有按矩陣狀地配置的多個電極墊和識別標(biāo) 志， 在所述第2半導(dǎo)體芯片的第1主面上配置有與所述第1半導(dǎo)體芯片的所述多個電極墊 對應(yīng)的多個突起電極， 所述工序（b)包括： 工序（bl)，即對包括所述第1半導(dǎo)體芯片的第2主面上的所述識別標(biāo)志的識別范圍進(jìn) 行成像并對所述識別范圍的圖樣進(jìn)行識別的工序； 工序（b2)，即根據(jù)對所述識別范圍的圖樣進(jìn)行識別而得到的結(jié)果，將所述第1半導(dǎo)體 芯片的所述多個電極墊與所述第2半導(dǎo)體芯片的所述多個突起電極進(jìn)行位置對準(zhǔn)的工序； 以及 工序（b3)，即在所述第1半導(dǎo)體芯片上搭載所述第2半導(dǎo)體芯片，對所述第1半導(dǎo)體芯 片的所述多個電極墊和所述第2半導(dǎo)體芯片的所述多個突起電極進(jìn)行電連接的工序， 所述識別范圍的圖樣與所述多個電極墊的陣列圖樣的任何部分都不相同。
2. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志具有第1圖案， 所述多個電極墊的各個電極墊的面積相同， 所述第1圖案的面積與所述多個電極墊的各個電極墊的面積不相同。
3. 如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志的所述第1圖案的面積比所述多個電極墊的各個電極墊的面積都大。
4. 如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志的所述第1圖案的面積比所述多個電極墊的各個電極墊的面積都小。
5. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志具有第1圖案和第2圖案，而且所述第1圖案和第2圖案的間距比所述 多個電極墊的各個電極墊的間距大。
6. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志具有第3圖案，而且所述第1圖案和所述第3圖案的間距比所述多個電 極墊的各個電極墊的間距大。
7. 如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 在以所述第1圖案為基準(zhǔn)時，將所述第2圖案配置在第1方向上，且將所述第3圖案配 置在與所述第1方向垂直相交的第2方向上。
8. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志的所述第1圖案與第2圖案的面積相等； 所述第1圖案與第2圖案的面積與所述多個電極墊的各個電極墊的面積不相同。
9. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志的所述第1圖案與第2圖案的面積相等； 所述第1圖案與第2圖案的面積與所述多個電極墊的各個電極墊的面積相等。
10. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于， 包含所述識別標(biāo)志的所述識別范圍具有配置有多個圖案的第1區(qū)域和沒有配置圖案 的第2區(qū)域。
11. 如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在于， 所述識別標(biāo)志的所述多個圖案的各個圖案的面積相同，且與所述多個電極墊的各個電 極墊的面積不相同。
12. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于， 所述工序（b)是通過芯片搭載機(jī)進(jìn)行的，所述芯片搭載機(jī)具有：對包含所述識別標(biāo)志 的所述識別范圍的圖樣進(jìn)行成像的照相機(jī)；保存由所述照相機(jī)成像而得到的圖像數(shù)據(jù)并處 理所述圖像數(shù)據(jù)的識別單元；以及根據(jù)所述識別單元所處理的所述圖像數(shù)據(jù)來定位并搭載 半導(dǎo)體芯片的芯片搭載單元； 所述工序（b2)包括：將預(yù)先保存在所述識別單元中的所述識別范圍的圖樣的圖像數(shù) 據(jù)與新成像的所述識別范圍的圖樣的圖像數(shù)據(jù)進(jìn)行比較的工序。
13. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于， 所述第1半導(dǎo)體芯片具有多個穿透電極，且所述多個穿透電極與所述多個電極墊的各 個電極墊電連接。
14. 一種半導(dǎo)體器件的制造方法，其特征在于，具有如下工序： 工序（a)，即準(zhǔn)備第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的工序，所述第1半導(dǎo)體芯片具有 第1主面、以及該第1主面的相反側(cè)的第2主面； 工序（b)，即對所述第1半導(dǎo)體芯片的電特性進(jìn)行測定的工序；以及 工序（c)，即將所述第2半導(dǎo)體芯片搭載到在所述工序（b)中成為合格品的所述第1半 導(dǎo)體芯片上的工序， 在所述第1半導(dǎo)體芯片的所述第2主面上配置有按矩陣狀配置的多個電極墊以及識別 豐不志， 所述工序（b)具有： 工序（bl)，即對識別范圍進(jìn)行成像并對所述識別范圍的圖樣進(jìn)行識別的工序，所述識 別范圍包括所述第1半導(dǎo)體芯片的所述第2主面上的所述識別標(biāo)志； 工序（b2)，即根據(jù)對所述識別范圍的圖樣進(jìn)行識別而得到的結(jié)果，對所述第1半導(dǎo)體 芯片的所述多個電極墊和多把探針進(jìn)行位置對準(zhǔn)的工序；以及 工序（b3)，即使所述多把探針接觸到所述第1半導(dǎo)體芯片的所述多個電極墊的各個電 極墊，對所述第1半導(dǎo)體芯片的所述電特性進(jìn)行測定的工序， 所述識別范圍的圖樣與所述多個電極墊的陣列圖樣的任何部分都不相同。
15. 如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于， 所述工序（b)是在晶圓的狀態(tài)下進(jìn)行的。
16. 如權(quán)利要求15所述的半導(dǎo)體器件的制造方法，其特征在于，還具有： 工序（d)，即在所述工序（b)之后，且在所述工序（c)之前，對所述晶圓進(jìn)行切割，并取 得在所述工序（b)中成為合格品的所述第1半導(dǎo)體芯片的工序。
17. 如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，還具有： 工序（e)，即在所述工序（a)之前，將所述第1半導(dǎo)體芯片搭載到布線基板上的工序。
18. 如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于， 上述工序（b)是通過檢測設(shè)備進(jìn)行的，所述檢測設(shè)備包括：對包含所述識別標(biāo)志的所 述識別范圍的圖樣進(jìn)行成像的照相機(jī)；保存所述照相機(jī)成像而得到的圖像數(shù)據(jù)并處理所述 圖像數(shù)據(jù)的識別單元；根據(jù)所述識別單元所處理的圖像數(shù)據(jù)來與半導(dǎo)體芯片接觸的所述多 把探針；以及經(jīng)由所述多把探針對所述半導(dǎo)體芯片的所述電特性進(jìn)行測定的測量單元； 所述工序（b2)包括將預(yù)先保存在所述識別單元中的所述識別范圍的圖樣的圖像數(shù)據(jù) 與新成像的所述識別范圍的圖樣的圖像數(shù)據(jù)進(jìn)行比較的工序。
19. 一種半導(dǎo)體器件的制造方法，其特征在于，具有如下工序： 工序（a)，即準(zhǔn)備第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的工序，所述第1半導(dǎo)體芯片具有 第1主面、以及該第1主面的相反側(cè)的第2主面，所述第2半導(dǎo)體芯片具有第1主面、以及 該第1主面的相反側(cè)的第2主面； 工序（b)，即對所述第1半導(dǎo)體芯片的電特性進(jìn)行測定的工序；以及 工序（c)，即，以在所述工序（b)中成為合格品的所述第1半導(dǎo)體芯片的第2主面與所 述第2半導(dǎo)體芯片的第1主面對置的方式將所述第2半導(dǎo)體芯片搭載到所述第1半導(dǎo)體芯 片上， 在所述第1半導(dǎo)體芯片的所述第2主面上配置有按矩陣狀配置的多個電極墊和識別標(biāo) 志， 在所述第2半導(dǎo)體芯片的所述第1主面上配置有與所述第1半導(dǎo)體芯片的所述多個電 極墊對應(yīng)的多個突起電極， 所述工序（b)包括： 工序（bl)，即對包括所述第1半導(dǎo)體芯片的第2主面上的所述識別標(biāo)志的識別范圍進(jìn) 行成像并對所述識別范圍的圖樣進(jìn)行識別的工序； 工序（b2)，即根據(jù)對所述識別范圍的圖樣進(jìn)行識別而得到的結(jié)果，對所述第1半導(dǎo)體 芯片的所述多個電極墊和多把探針進(jìn)行位置對準(zhǔn)的工序； 工序（b3)，即使所述多把探針接觸到所述第1半導(dǎo)體芯片的所述多個電極墊的各個電 極墊，對所述第1半導(dǎo)體芯片的所述電特性進(jìn)行測定的工序， 所述工序（c)具有： 工序（cl)，即對包括所述第1半導(dǎo)體芯片的第2主面上的所述識別標(biāo)志的所述識別范 圍進(jìn)行成像，并對所述識別范圍的圖樣進(jìn)行識別的工序； 工序（c2)，根據(jù)對所述識別范圍的圖樣進(jìn)行識別而得到的結(jié)果，對所述第1半導(dǎo)體芯 片的所述多個電極墊和所述第2半導(dǎo)體芯片的所述多個突起電極進(jìn)行位置對準(zhǔn)的工序； 工序（c3)，即在所述第1半導(dǎo)體芯片上搭載所述第2半導(dǎo)體芯片，對所述第1半導(dǎo)體芯 片的所述多個電極墊和所述第2半導(dǎo)體芯片的所述多個突起電極進(jìn)行電連接的工序， 所述識別范圍的圖樣與所述多個電極墊的陣列圖樣的任何部分都不相同。
20. 如權(quán)利要求19所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述工序（bl)以及所述工序（cl)中所成像的包含所述識別標(biāo)志的所述識別范圍的 圖樣是公用的。
【文檔編號】H01L21/58GK104064482SQ201410106343
【公開日】2014年9月24日 申請日期:2014年3月21日 優(yōu)先權(quán)日:2013年3月22日
【發(fā)明者】安村文次, 出口善宣, 竹井文一, 長谷部昭男, 槇平尚宏, 久保光之 申請人:瑞薩電子株式會社