半導體晶片、半導體工藝和半導體封裝的制作方法
【專利摘要】本發明提供一種半導體晶片、半導體封裝和半導體工藝。所述半導體晶片包含襯底、至少一個金屬片段和多個電介質層。所述半導體晶片被界定為多個裸片區域和多個溝槽區域，每一所述裸片區域具有集成電路，所述集成電路包含設置于所述電介質層之間的多個圖案化金屬層。所述溝槽區域設置于所述裸片區域之間，且所述至少一個金屬片段設置于所述溝槽區域中并與所述裸片區域的所述集成電路絕緣。
【專利說明】半導體晶片、半導體工藝和半導體封裝
【技術領域】
[0001]本發明涉及3D半導體封裝的領域，且更具體地說，涉及用以促進導電通孔(conductive via)的測試的技術和結構。
【背景技術】
[0002]在堆棧式芯片封裝中，可以垂直堆棧方式將多個集成電路芯片封裝于單個封裝結構中。此情形增加堆棧密度而使封裝結構較小，且常常縮短信號必須在芯片之間橫穿的路徑的長度。因此，堆棧式芯片封裝傾向于增加芯片之間或之中的信號傳輸速度。另外，堆棧式芯片封裝允許將具有不同功能的芯片集成于單個封裝結構中。使用硅穿孔(ThroughSilicon Via, TSV)因其可在芯片之間提供短垂直導電路徑的能力而成為在實現堆棧式芯片封裝集成方面的關鍵技術。
[0003]通常，在TSV制造工藝中，從半導體晶片的底表面蝕刻半導體晶片以形成多個通孔(Via Hole)，使得暴露半導體晶片的最底圖案化金屬層(即，“金屬I”(Ml))。接著，將導電金屬電鍍于通孔，以便形成硅穿孔(TSV)。接著，切割半導體晶片以形成半導體裸片。在一些情況下，在半導體晶片的蝕刻工藝期間，蝕刻劑可能未精確地蝕刻半導體晶片，使得一些通孔將不達到最底圖案化金屬層(Ml)。在其它情況下，在導電金屬的電鍍工藝期間，可能未良好地控制電鍍參數，使得導電金屬的厚度不均勻，且一些導電金屬將不接觸最底圖案化金屬層(Ml)。以上兩種情況將引起TSV的導電金屬在電鍍工藝中不會完美地終止(stop)于最底圖案化金屬層(Ml)上，且在導電金屬與最底圖案化金屬層(Ml)之間形成開路。然而，僅在對半導體裸片執行測試后才發現此類不當缺陷，此意味僅在已將半導體晶片切割成半導體裸片后才發現此類不當缺陷。
【發明內容】
[0004]本發明的一個方面涉及一種半導體封裝。在一個實施例中，所述半導體封裝包含:半導體裸片，其包括襯底；多個電介質層，其設置于所述襯底上；集成電路，其包含設置于所述電介質層之間且彼此電性連接的多個圖案化金屬層；和至少一個金屬片段(MetalSegment),其與所述集成電路絕緣且從所述半導體裸片的側表面(Lateral Side Surface)暴露。在此實施例中，所述至少一個金屬片段設置于為所述電介質層中的最底電介質層的電介質層上，至少一個金屬片段和所述集成電路的最底圖案化金屬層各自具有下表面，且所述下表面實質上共平面，且所述半導體裸片進一步包括至少一個導電通孔。
[0005]本發明的另一方面涉及一種半導體晶片。在一個實施例中，所述半導體晶片包含襯底，所述襯底被劃分成多個裸片區域和多個溝槽區域(Trench Area);其中每一所述裸片區域中包含集成電路，所述集成電路具有設置于電介質層之間且彼此電性連接的多個圖案化金屬層；且其中所述溝槽區域設置于所述裸片區域之間，且至少一個金屬片段設置于所述溝槽區域中且與鄰近裸片區域的所述集成電路絕緣。在此實施例中，所述至少一個金屬片段設置于最底電介質層上，且所述至少一個金屬片段和最底圖案化金屬層在同一層處共平面。
[0006]本發明的另一方面涉及一種半導體工藝。在一個實施例中，所述半導體工藝包括:(a)提供半導體晶片，所述半導體晶片具有襯底、至少一個金屬片段、多個集成電路和多個電介質層，其中所述至少一個金屬片段、所述集成電路和所述電介質層設置于所述襯底的頂表面上，每一所述集成電路包含設置于所述電介質層之間且彼此電性連接的多個圖案化金屬層，且所述至少一個金屬片段與所述集成電路絕緣；(b)從所述襯底的底表面形成多個測試孔和內孔，以分別暴露所述至少一個金屬片段和所述集成電路的最底圖案化金屬層；(C)在所述測試孔和所述內孔中形成多個導電金屬，其中所述測試孔中的所述導電金屬彼此分離；和(d)探測二個測試孔中的至少二個導電金屬。所述半導體晶片被界定為多個裸片區域和多個溝槽區域，每一所述裸片區域具有每一所述集成電路，且所述溝槽區域設置于所述裸片區域之間。在實施例中，所述至少一個金屬片段設置于所述溝槽區域中。在替代實施例中，所述至少一個金屬片段設置于所述裸片區域中。在實施例中，所述至少一個金屬片段可設置于最底電介質層上，所述至少一個金屬片段和所述集成電路的最底圖案化金屬層在同一層處共平面。在步驟(C)中，所述導電金屬可電鍍于每一所述測試孔的側壁和每一所述內孔的側壁上。此外，在步驟(C)中，所述導電金屬可填滿所述測試孔和所述內孔，所述測試孔中的所述導電金屬可進一步延伸到所述襯底的所述底表面，以形成在步驟(d)中用以探測的多個測試部分，且所述測試孔中的所述導電金屬可接觸所述至少一個金屬片段，且所述內孔中的所述導電金屬接觸所述集成電路的所述最底圖案化金屬層。所述半導體工藝進一步包含沿著所述溝槽區域切割所述半導體晶片以形成多個半導體裸片的步驟。在所述切割工藝(Sawing Process)期間，可移除所述至少一個金屬片段和所述測試孔中的所述導電金屬。
【專利附圖】
【附圖說明】
[0007]圖1說明根據本發明的實施例的半導體封裝的剖面圖；
[0008]圖2至16說明根據本發明的實施例的用于制造半導體裸片的工藝；
[0009]圖17說明根據本發明的另一實施例的用于制造半導體裸片的工藝；
[0010]圖18和19分別說明根據本發明的另一實施例的半導體裸片的仰視圖和側視圖；
[0011]圖20說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖；
[0012]圖21說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖；
[0013]圖22說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖；和
[0014]圖23說明根據本發明的另一實施例的金屬片段的半導體晶片探測的部分放大仰視圖。
[0015]在全部圖式和詳細描述中使用共同參考數字以指示相同元件。本發明將從結合隨附圖式的以下詳細描述而更顯而易見。
【具體實施方式】
[0016]參看圖1，說明根據本發明的實施例的半導體封裝I的剖面圖。半導體封裝I包括封裝襯底11、半導體裸片3、多個焊線12、模塑料(Molding Compound) 14和焊料層16。封裝襯底11具有頂表面111和底表面112。
[0017]半導體裸片3設置于封裝襯底11的頂表面111上。在此實施例中，半導體裸片3包括襯底40、多個電介質層481、482、483、484、集成電路20、金屬片段46的一部分、四個側表面31，和多個導電通孔28。襯底40具有頂表面401和底表面402。金屬片段46和電介質層481、482、483、484設置于襯底40的頂表面401上。最底電介質層481直接地設置于襯底40的頂表面401上，且第二電介質層482、第三電介質層483和第四電介質層484以此次序設置于最底電介質層481上。集成電路20包含多個圖案化金屬層201、202、203和多個互連金屬204。圖案化金屬層201、202、203設置于電介質層481、482、483、484之間且彼此電性連接。金屬片段46與集成電路20絕緣。即，金屬片段46未電性連接到集成電路
20。金屬片段46和集成電路20的最底圖案化金屬層201在同一層處實質上共平面。應注意，集成電路20未從半導體裸片3的四個側表面31暴露，但金屬片段46的部分從半導體裸片3的側表面31暴露。
[0018]焊料層16用于將半導體裸片3的襯底40的底表面402接合到封裝襯底11的頂表面111。在此實施例中，焊料層16的一部分可填滿由導電金屬26在導電通孔28中界定的中心孔的部分。集成電路20經由導電通孔28和焊料層16而電性連接到封裝襯底11以供接地，使得電感低。焊線12電性連接集成電路20的第三圖案化金屬層203和封裝襯底11的頂表面111。模塑料14包覆半導體裸片3、焊線12和封裝襯底11的部分。
[0019]參看圖2至16，其說明根據本發明的實施例的用于制造半導體裸片的工藝。參看圖2，提供半導體晶片4，其顯示的是根據本發明的實施例的半導體晶片4的仰視圖。半導體晶片4被界定為多個裸片區域42和多個溝槽區域44。裸片區域42為預定的、以陣列形式而布置，且將在半導體晶片4切割之后變為每一半導體裸片3 (圖1)。溝槽區域44設置于裸片區域42之間。在此實施例中，溝槽區域44包含將在切割步驟(Sawing Step)期間移除的“切割道(Saw Street)”。半導體晶片4包括至少一個金屬片段46。在此實施例中，金屬片段46設置于溝槽區域44中。然而，在其它實施例中，金屬片段46可設置于裸片區域42中。
[0020]參看圖3，說明沿著圖2的線3-3的剖面圖。半導體晶片4包括襯底40、金屬片段46和多個電介質層。在此實施例中，襯底40的材料為例如硅或鍺的半導體材料。襯底40具有頂表面401和底表面402。金屬片段46和電介質層設置于襯底40的頂表面401上。電介質層為層間電介質質(Inter-level Dielectric),其包含但不限于最底電介質層481、第二電介質層482、第三電介質層483和第四電介質層484。每一電介質層481、482、483、484可包括具有低電介質常數(K)(小于3.4)或超低電介質常數(K)(小于2.5)的電介質層，且電介質層481、482、483、484的材料可彼此相同或不同。最底電介質層481直接地設置于襯底40的頂表面401上,且第二電介質層482、第三電介質層483和第四電介質層484按順序設置于最底電介質層481上。第二電介質層482具有多個開口 4821,第三電介質層483具有多個開口 4831，且第四電介質層484具有多個開口 4841。
[0021]裸片區域42具有集成電路20。集成電路20包含多個圖案化金屬層和多個互連金屬204。圖案化金屬層包含但不限于最底圖案化金屬層201、第二圖案化金屬層202和第三圖案化金屬層203。圖案化金屬層201、202、203設置于電介質層481、482、483、484之間且彼此電性連接。圖案化金屬層201、202、203的材料為銅(Cu)。在此實施例中，最底圖案化金屬層201設置于最底電介質層481上,且由第二電介質層482所覆蓋。第二圖案化金屬層202設置于第二電介質層482上，且由第三電介質層483所覆蓋。互連金屬204設置于第二電介質層482的開口 4821中，以用于電性連接最底圖案化金屬層201和第二圖案化金屬層202。第三圖案化金屬層203設置于第三電介質層483的開口 4831中，以用于電性連接第二圖案化金屬層202。第四電介質層484的開口 4841暴露第三圖案化金屬層203。
[0022]在此實施例中，金屬片段46設置于溝槽區域44中，且與裸片區域42的集成電路20絕緣。即，金屬片段46未電性連接至集成電路20。金屬片段46直接地設置于最底電介質層481上。S卩，金屬片段46和集成電路20的最底圖案化金屬層201在同一層處共平面，且其是運用相同材料同時形成。在其它實施例中，金屬片段46設置于裸片區域42中，但與集成電路20絕緣。應注意的是，金屬片段46并不是最底圖案化金屬層201的一部分。
[0023]參看圖4，說明沿著圖2的線4-4的剖面圖。在此實施例中，金屬片段46設置于溝槽區域44內，且在金屬片段46上方未設置有圖案化金屬層。然而，如果金屬片段46設置于裸片區域42內，那么第二圖案化金屬層202可設置于金屬片段46上方。
[0024]參看圖5，說明圖4的仰視圖。金屬片段46包含三個接墊部分(Pad Port1n) 461和二個連接部分462。連接部分462連接接墊部分461。連接部分462的寬度小于接墊部分461的寬度。
[0025]參看圖6，說明圖5的另一實例。在此實例中，金屬片段46為矩形且具有等寬(Equal Width)。
[0026]參看圖7，通過蝕刻而從襯底40的底表面402形成多個測試孔22，以暴露金屬片段46。測試孔22貫穿襯底40和最底電介質層481。在此實施例中，一個金屬片段46對應于三個測試孔22。
[0027]參看圖8，說明圖7的仰視圖。每一接墊部分461對應于每一測試孔22。
[0028]參看圖9，說明沿著垂直于圖7的方向的剖面圖。通過蝕刻而從襯底40的底表面402形成多個內孔24，以暴露裸片區域42中的集成電路20的最底圖案化金屬層201。內孔24貫穿襯底40和最底電介質層481。在此實施例中，內孔24的直徑約等于測試孔22的直徑。然而，在其它實施例中，內孔24的直徑不同于測試孔22的直徑。
[0029]參看圖10，通過電鍍而在測試孔22中形成多個導電金屬26，以便在測試孔22中形成多個測試通孔27。導電金屬26的材料為銅(Cu)。優選地，導電金屬26接觸金屬片段46，使得導電金屬26位于金屬片段46上。應注意的是，測試孔22中的導電金屬26彼此分離。即，其未彼此物理地連接。測試孔22中的導電金屬26進一步延伸到襯底40的底表面402，以形成可供探測的多個測試部分261。在此實施例中，導電金屬26電鍍于每一測試孔22的側壁上。然而，在其它實施例中，導電金屬26填滿測試孔22。
[0030]參看圖11，說明圖10的仰視圖。每一導電金屬26具有一個測試部分261。優選地，導電金屬26接觸金屬片段46。
[0031]參看圖12，說明沿著垂直于圖10的方向的剖面圖。通過電鍍，導電金屬26也形成在內孔24中，以便在內孔24中形成多個導電通孔28。優選地，導電金屬26接觸最底圖案化金屬層201,使得導電金屬26端接(end on)于最底圖案化金屬層201上。在此實施例中，導電金屬26電鍍于每一內孔24的側壁上。然而，在其它實施例中，導電金屬26填滿內孔24。
[0032]參看圖13，進行導電金屬26的探測。如圖所示，通過使用二個探針29而探測任二個測試孔22中的二個導電金屬26。在此實施例中，二個探針29分別用以接觸二個測試部分261。如果二個測試孔22中的導電金屬26產生短路(例如，如由二個探針29之間所測量到的電阻低于100 Ω所確定)，那么確認測試孔22中的導電金屬26完美地位于金屬片段46上，且內孔24中的導電金屬26被假設為完美地終止(stop on)于最底圖案化金屬層201上。此外，導電金屬26和導電通孔28彼此靠近且同時地形成。當導電金屬26被假設為終止于金屬上時，導電通孔28也可被假設為終止于金屬上。因此，導電通孔28被確定為適當地形成，且因此“合格”;接著，可切割或遞送半導體晶片4。如果二個測試孔22中的導電金屬26產生開路(例如，如由二個探針29之間所測量到的電阻大于或等于100 Ω所確定)，那么確認測試孔22中的導電金屬26未接觸金屬片段46，且此外，假設內孔24中的導電金屬26未能終止于最底圖案化金屬層201上。此外，導電金屬26和導電通孔28彼此靠近且同時地形成。當導電金屬26被假設為未能終止于金屬上時，導電通孔28也可被假設為未能終止于金屬上。因此，導電通孔28可被確定為“不合格”。因此，不合格導電通孔28的不當缺陷可以在半導體晶片4被切割或遞送之前發現。因此，如果發生此類不當缺陷，那么可及時地選擇晶片，且可顯著地增加晶片的合格率。
[0033]參看圖14，沿著溝槽區域44切割半導體晶片4以移除部分金屬片段46和測試通孔27，以形成多個半導體裸片3(圖15和圖16)。溝槽區域44為預定切割道，然而，在實際切割工藝中，是沿著實際切割路徑(Real Cutting Path) 30切割半導體晶片4。實際切割路徑30設置于溝槽區域44內，且實際切割路徑30的寬度窄于溝槽區域44的寬度。在此實施例中，實際切割路徑30的寬度窄于金屬片段46的寬度，但大于測試通孔27的寬度，使得測試通孔27被切除，但保留金屬片段46的另一部分。
[0034]參看圖15和16，其分別說明根據本發明的實施例的半導體裸片3的仰視圖和側視圖。半導體裸片3包括襯底40、電介質層481、482、483、484、集成電路20、金屬片段46的一部分、四個側表面31和導電通孔28。襯底40具有頂表面401和底表面402。金屬片段46和電介質層481、482、483、484設置于襯底40的頂表面401上。最底電介質層481直接地設置于襯底40的頂表面401上,且第二電介質層482、第三電介質層483和第四電介質層484按順序設置于最底電介質層481上。集成電路20(圖3)設置于裸片區域42內，且包含圖案化金屬層201、202、203和互連金屬204。圖案化金屬層201、202、203設置于電介質層481、482、483、484之間且彼此電性連接。金屬片段46與裸片區域12的集成電路20絕緣。即，金屬片段46未電性連接到集成電路20。金屬片段46直接地設置于最底電介質層201上。即，金屬片段46和集成電路20的最底圖案化金屬層201處于同一層。半導體裸片3的實際裸片區域由四個側表面31界定，且大于裸片區域42。應注意的是，集成電路20未從半導體裸片3的四個側表面31暴露，但金屬片段46的部分從半導體裸片3的側表面31暴露。
[0035]參看圖17，說明根據本發明的另一實施例的用于制造半導體裸片的工藝。此實施例的半導體工藝相似于圖2至16的半導體工藝，且差異之處涉及切割工藝。
[0036]參看圖17，沿著溝槽區域44切割半導體晶片4以移除金屬片段46和測試通孔27，以形成多個半導體裸片3a (圖18和19)。溝槽區域44為預定切割道，然而，在實際切割工藝中，沿著實際切割路徑30a切割半導體晶片4。實際切割路徑30a窄于圖14的實際切割路徑30，且實際切割路徑30a的寬度小于測試通孔27的直徑。因此，測試通孔27的一部分不會被切掉，以保留測試通孔27的一部分和金屬片段46的一部分。
[0037]參看圖18和19，說明根據本發明的另一實施例的半導體裸片的仰視圖和側視圖。此實施例的半導體裸片3a實質上相似于圖15和16的半導體裸片3，且此實施例的半導體裸片3a與圖15和16的半導體裸片3之間的差異如下所述。除了金屬片段46的一部分以夕卜，測試通孔27的一部分也保留于半導體裸片3a中。因此，半導體裸片3a進一步包括從金屬片段46延伸到襯底40的底表面402的導電金屬26。金屬片段46和測試通孔27從半導體裸片3a的側表面31暴露。應注意的是，圖1的半導體裸片3可被圖18和19的半導體裸片3a替換。
[0038]參看圖20，說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖。此實施例的半導體晶片4a實質上相似于圖2的半導體晶片4，且此實施例的半導體晶片4a與圖2的半導體晶片4之間的差異如下所述。此實施例的金屬片段46a呈十字形形狀，且設置于四個裸片區域42之間。另外，在電鍍工藝之后，測試通孔27的位置分別對應于金屬片段46a的四個分支。
[0039]參看圖21，說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖。此實施例的半導體晶片4b實質上相似于圖2的半導體晶片4，且此實施例的半導體晶片4b與圖2的半導體晶片4之間的差異如下所述。此實施例的金屬片段46b呈L形形狀，且設置于圍繞裸片區域42的角落的位置。另外，在電鍍工藝之后，測試通孔27的位置分別對應于金屬片段46b的端部分。
[0040]參看圖22，說明根據本發明的另一實施例的具有金屬片段的半導體晶片的部分放大仰視圖。此實施例的半導體晶片4c實質上相似于圖21的半導體晶片4b，且此實施例的半導體晶片4c與圖21的半導體晶片4b之間的差異如下所述。至少一個裸片區域42具有凹口 421，且不為矩形。即，裸片區域42未以陣列形式而布置。此實施例的金屬片段46c進一步具有對應于凹口 421的突起部分463。另外，在電鍍工藝之后，至少一個測試通孔27設置于對應于突起部分463的位置處。應注意的是，突起部分463不設置于切割道中，因此，在切割工藝期間，可不切去突起部分463和對應于突起部分463的測試通孔27。
[0041]參看圖23，說明根據本發明的另一實施例的顯示不同探測路徑的半導體晶片的部分放大仰視圖。在此實施例中，說明四個探測路徑。第一探測路徑51為從測試通孔271到測試通孔272，其中第一探測路徑51的金屬片段呈L形形狀，且設置于圍繞裸片區域42的角落的位置。第二探測路徑52為從測試通孔273到測試通孔274，其中第二探測路徑52的金屬片段呈C形形狀，且設置于圍繞裸片區域42的二個角落的位置。第三探測路徑53為從測試通孔275到測試通孔276，其中第三探測路徑53的金屬片段呈L形形狀，且設置于圍繞裸片區域42的角落的位置。第四探測路徑54為從測試通孔277到測試通孔278，其中第四探測路徑54的金屬片段呈U形形狀，且設置于圍繞裸片區域42的二個角落的位置。
[0042]雖然已參考本發明的特定實施例而描述和說明本發明，但這些描述和說明并不限制本發明。所屬領域的技術人員應理解，在不脫離如由附加權利要求書界定的本發明的真實精神和范圍的情況下，可進行各種改變且可取代等效者。所述說明可未必按比例繪制。由于制造工藝和公差，在本發明中的藝術呈現與實際裝置之間可存在區別。可存在未特定地說明的本發明的其它實施例。本說明書和圖式應被認作說明性的而非限制性的。可進行修改以使特定情形、材料、物質組成、方法或工藝適應于本發明的目標、精神和范圍。所有此類修改皆既定屬于所附權利要求書的范圍。雖然已參考以特定次序所執行的特定操作而描述本文所揭示的方法，但應理解，在不脫離本發明的教示的情況下，可組合、細分或重新排序這些操作以形成等效方法。因此，除非本文特定地指示，否則操作的次序和分組并不限制本發明。
【權利要求】
1.一種半導體封裝，其包括: 半導體裸片，其包括: 襯底； 多個電介質層，其設置于所述襯底上； 集成電路，其包含設置于所述電介質層之間且彼此電性連接的多個圖案化金屬層；和 至少一個金屬片段，其與所述集成電路絕緣且從所述半導體裸片的側表面暴露。
2.根據權利要求1所述的半導體封裝，其中所述至少一個金屬片段設置于作為所述電介質層中的最底電介質層的電介質層上。
3.根據權利要求1所述的半導體封裝，其中所述至少一個金屬片段和所述集成電路的最底圖案化金屬層各自具有下表面，且所述下表面實質上共平面。
4.根據權利要求1所述的半導體封裝，其中所述半導體裸片進一步包括至少一個導電通孔。
5.一種半導體晶片，其包括: 襯底，其被劃分成多個裸片區域和多個溝槽區域； 其中每一所述裸片區域 包含集成電路，所述集成電路具有設置于電介質層之間且彼此電性連接的多個圖案化金屬層；且 其中所述溝槽區域設置于所述裸片區域之間，且至少一個金屬片段設置于所述溝槽區域中且與鄰近裸片區域的集成電路絕緣。
6.根據權利要求5所述的半導體晶片，其中所述至少一個金屬片段設置于最底電介質層上。
7.根據權利要求5所述的半導體晶片，其中所述至少一個金屬片段和最底圖案化金屬層在同一層處共平面。
8.一種半導體工藝，其包括: (a)提供半導體晶片，所述半導體晶片具有襯底、至少一個金屬片段、多個集成電路和多個電介質層，其中所述至少一個金屬片段、所述集成電路和所述電介質層設置于所述襯底的頂表面上，每一所述集成電路包含設置于所述電介質層之間且彼此電性連接的多個圖案化金屬層，且所述至少一個金屬片段與所述集成電路絕緣； (b)從所述襯底的底表面形成多個測試孔和內孔，以分別暴露所述至少一個金屬片段和所述集成電路的最底圖案化金屬層； (C)在所述測試孔和所述內孔中形成多個導電金屬，其中所述測試孔中的所述導電金屬彼此分離；和 (d)探測所述測試孔中的兩者的所述導電金屬中的至少二者。
9.根據權利要求8所述的半導體工藝，其中在步驟(a)中，所述半導體晶片被界定為多個裸片區域和多個溝槽區域，每一所述裸片區域具有每一所述集成電路，且所述溝槽區域設置于所述裸片區域之間。
10.根據權利要求9所述的半導體工藝，其中在步驟(a)中，所述至少一個金屬片段設置于所述溝槽區域中。
11.根據權利要求9所述的半導體工藝，其中在步驟(a)中，所述至少一個金屬片段設置于所述裸片區域中。
12.根據權利要求9所述的半導體工藝，其中所述溝槽區域包含切割道。
13.根據權利要求8所述的半導體工藝，其中在步驟(a)中，所述至少一個金屬片段設置于最底電介質層上。
14.根據權利要求8所述的半導體工藝，其中在步驟(a)中，所述至少一個金屬片段和所述集成電路的最底圖案化金屬層在同一層處共平面。
15.根據權利要求8所述的半導體工藝，其中在步驟(c)中，所述導電金屬電鍍于每一所述測試孔的側壁和每一所述內孔的側壁上。
16.根據權利要求8所述的半導體工藝，其中在步驟(c)中，所述導電金屬填滿所述測試孔和所述內孔。
17.根據權利要求8所述的半導體工藝，其中在步驟(c)中，所述測試孔中的所述導電金屬進一步延伸到所述襯底的所述底表面，以形成在步驟(d)中用以探測的多個測試部分。
18.根據權利要求8所述的半導體工藝，其中在步驟(c)中，所述測試孔中的所述導電金屬接觸所述至少一個金屬片段，且所述內孔中的所述導電金屬接觸所述集成電路的所述最底圖案化金屬層。
19.根據權利要求9所述的半導體工藝，其進一步包括沿著所述溝槽區域切割所述半導體晶片以形成多個 半導體裸片的步驟。
20.根據權利要求10所述的半導體工藝，其進一步包括沿著所述溝槽區域切割所述半導體晶片以移除所述至少一個金屬片段和所述測試孔中的所述導電金屬以形成多個半導體裸片的步驟。
【文檔編號】H01L21/56GK104051392SQ201410091315
【公開日】2014年9月17日 申請日期:2014年3月12日 優先權日:2013年3月15日
【發明者】王永輝 申請人:日月光半導體制造股份有限公司