互補式金屬氧化物半導體應用中移除柵極蓋罩層的方法

互補式金屬氧化物半導體應用中移除柵極蓋罩層的方法
【專利摘要】本發明涉及一種互補式金屬氧化物半導體應用中移除柵極蓋罩層的方法，其中，在此所揭露的一個例示方法包含下列步驟：形成屏蔽層，其覆蓋P型晶體管以及暴露N型晶體管的至少柵極蓋罩層；經由該屏蔽層執行第一蝕刻工藝以移除該N型晶體管的該柵極蓋罩的一部分，藉此定義該N型晶體管的縮減厚度柵極蓋罩層；移除該屏蔽層；以及對該P型晶體管和該N型晶體管執行共同的第二蝕刻工藝，以移除該P型晶體管的柵極蓋罩層以及該N型晶體管的縮減厚度柵極蓋罩。
【專利說明】互補式金屬氧化物半導體應用中移除柵極蓋罩層的方法

【技術領域】
[0001]一般而言，本發明是涉及精密半導體裝置的制造，且特別是涉及移除采用互補式金屬氧化物半導體的集成電路產品中的柵極蓋罩層的各種方法。

【背景技術】
[0002]制造先進的集成電路，譬如中央處理器(CPU)、儲存裝置、特殊用途集成電路(ASIC)諸如此類的集成電路，需要依照指定的電路布局，在給定的芯片面積上形成大量的電路組件。金屬氧化物場效晶體管(M0SFET或FET)代表一種重要的電路組件類型，其實質決定集成電路的效能。FET (NFET或PFET)為一種裝置，其典型包含源極區、漏極區、位于源極區和漏極區之間的信道區、位于信道區之上的柵極電極。柵極絕緣層是位于柵極電極與形成于基板中的信道區域之間。與源極和漏極區有電性接觸，而流過FET的電流是藉由控制施加于柵極電極的電壓而受到控制。若施加于柵極電極的電壓超過晶體管的臨界電壓(threshold voltage),則沒有電流流過裝置(忽略不想要的、極小的漏電流)。然而，當施加于柵極電極的電壓超過晶體管的臨界電壓時，信道區變成導電，而允許電流經由信道區在源極區和漏極區之間流動。傳統上，FET —直是實質平坦的裝置，但相似的操作原理適用于更多三維FET結構，通常稱為FinFET的裝置。
[0003]許多集成電路產品是利用NFET和PFET裝置二者形成，也就是，所述產品是利用所謂的CMOS (互補式金屬氧化物半導體)技術制造。圖1A至圖1D描繪用于形成包含例示PFET晶體管1P和例示NFET晶體管1N的半導體產品或裝置10的一個例示先前技術工藝流程。如圖1A所示，工藝是以在基板12被例示淺溝槽隔離結構13分隔的區域中及之上形成PFET晶體管1P和NFET晶體管1N的例示柵極結構14而開始。柵極結構14 一般包含柵極絕緣層14A和一個或多個導電柵極電極層14B。由例如氮化硅的材料制成的柵極蓋罩層16是形成在柵極結構14之上。例示側壁間隔物18也描繪在圖1A中，其由例如氮化硅的材料制成。在此所描繪的柵極結構14的用意為概要圖標且本質上為代表性，因為用于柵極結構14的構造材料針對PFET晶體管1P者可不同于針對NFET晶體管1N者，例如，PFET晶體管1P可具有多個導電金屬層等等。柵極絕緣層14A可由各種材料構成，例如二氧化硅、氧氮化硅高k (k值大于7)絕緣材料等等。柵極電極層14B可由一個或多個導電材料層構成，例如多晶硅、非晶硅、金屬等等。圖1A所描繪的結構可藉由執行各種已知技術形成。例如，構成柵極絕緣層14A、柵極電極層14B和柵極蓋罩層16的材料層可以毯覆沉積(blanket-d印osited)在基板12之上，之后，經由圖案化屏蔽層(未圖標)執行一個或多個蝕刻工藝以定義描繪在圖1A中的基本柵極結構14和柵極蓋罩層16。間隔物18可以藉由執行共形沉積工藝以在整個裝置沉積間隔物材料層然后執行非等向性(anisotropic)蝕刻工藝而形成。一般而言，間隔物18和柵極蓋罩層16用來在加工操作繼續時保護裝置10PU0N的柵極結構14。重要的是，工藝流程在此時，在PFET裝置10P和NFET裝置10N 二者上的柵極蓋罩層16具有大約相同的厚度，例如大約40至50nm，視特定應用而定。
[0004]圖1B描繪的是已執行數個工藝操作之后的裝置10。將不會描繪或描述被執行用來植入裝置1PUON的源極/漏極區的各種摻質材料的各種已知工藝操作(例如屏蔽和離子植入工藝)，因為它們和在此所述的習知制造技術上的問題或在此所述針對此類問題的解決方案都沒有密切關聯。在圖1B所描繪的制造點，會對NFET晶體管1N執行一個或多個離子植入工藝，以在基板12中形成各種摻雜區(未圖標)。接著，形成示意描繪的屏蔽層20，例如光阻屏蔽或硬屏蔽材料(像是氮化硅)，以利于覆蓋NFET晶體管1N及暴露PFET晶體管1P用于進一步加工。然后，經由屏蔽層20執行一個或多個蝕刻工藝，以在基板12中最終會形成PFET晶體管1P的源極/漏極區的面積中定義凹部22。凹部22的深度和形狀可依特定應用而改變。在一個范例中，可藉由執行初始干非等向性蝕刻工藝然后執行濕蝕刻工藝而形成凹部22。圖1B描繪在執行外延Epitaxial)沉積工藝而在凹部22中形成外延硅/鍺(SiGe)區24之后的裝置10。在所描繪的范例中，SiGe區24可藉由執行廣為人知的外延沉積工藝而形成。
[0005]重要的是，在形成凹部22和SiGe區24的工藝期間，PFET裝置1P上有某些柵極蓋罩層16和間隔物18被消耗，而NFET裝置1N在此工藝操作期間受到屏蔽層20保護。藉由在PFET裝置1P上的凹入柵極蓋罩層16R和凹入間隔物18R來表示這些結構的消耗。PFET裝置1P上的原始柵極蓋罩層16在這些工藝操作期間的消耗量可依特定應用和精確的工藝流程而改變。在某些情況中，凹入柵極蓋罩層16R可大約為原始柵極蓋罩層16的初始厚度的二分之一。凹入間隔物18R的厚度和整體高度在這些工藝操作期間也已被縮減，也就是，間隔物18R相對于凹入柵極蓋罩層16R的上表面向下降。
[0006]圖1C描繪的是已執行數個工藝操作之后的裝置10。首先，移除屏蔽層20。之后，鄰接間隔物18R、18形成犧牲側壁間隔物26。可藉由沉積間隔物材料層(例如二氧化硅)形成犧牲側壁間隔物26然后執行非等向性蝕刻工藝。最終，柵極蓋罩層16R、16將被移除而暴露柵極電極14B，使得金屬硅化物區可形成在柵極電極14B上。犧牲側壁間隔物26的目的是用以保護在柵極蓋罩移除工藝期間較薄的側壁間隔物18R、18，因為側壁間隔物18R、18通常是由與柵極蓋罩層16R、16相同的材料(例如氮化硅)制成。
[0007]圖1D描繪的是已執行數個工藝操作之后的裝置10。首先，執行柵極蓋罩蝕刻工藝以移除柵極蓋罩層16R、16以及暴露下方柵極電極14B用于進一步加工。在此柵極蓋罩蝕刻工藝期間，犧牲側壁間隔物26保護側壁間隔物18R、18。之后，執行另一蝕刻工藝以移除犧牲側壁間隔物26。這些工藝操作造成圖1D所描繪的結構。柵極蓋罩蝕刻工藝必須被執行足夠時間以確保在NFET裝置1N上的較厚的柵極蓋罩層16完全被移除。重要的是，由于PFET裝置上的凹入柵極蓋罩層16R的厚度縮減，所以柵極蓋罩蝕刻工藝會消耗掉PFET裝置上甚至更多的凹入間隔物18R。PFET裝置1P上的間隔物18X表示凹入間隔物18R的額外消耗。NFET裝置1N上的間隔物18也在柵極蓋罩蝕刻期間受到某些侵蝕。NFET裝置1N上的凹入間隔物18的尺寸縮減是以18N來表示。不過，由于在NFET裝置1N上有較厚的柵極蓋罩層16，所以在NFET裝置1N上消耗掉的間隔物材料量遠小于PFET裝置上消耗掉的間隔物材料量，如圖1D所示。應注意到，已消耗掉PFET裝置1P上足夠的間隔物材料，使得柵極電極14B的部分側面被暴露出來，如箭頭30所指的區域。
[0008]具有圖1D所示的結構的裝置可能會因為幾個原因而有問題。首先，PFET裝置1P上過于下降的間隔物(如間隔物18X)可能導致裝置效能降低以及加工不穩定性提高，因為這種過于下降的量可能隨著晶圓的不同而有所改變。PFET裝置1P上過于下降的間隔物材料可能會因為柵極電極14B的暴露側壁而導致不想要的摻質被植入PFET裝置1P的信道區中，例如，環狀植入(halo implant)所用的摻質可能無意間被植入PFET裝置1P的信道區中。另一個問題可能發生在形成金屬硅化物區于柵極電極14B上時。理想上，柵極電極上的金屬硅化物區將只形成在柵極電極14B的頂面上。因此，NFET裝置1N的柵極電極14B表示用于開始硅化工藝的理想情況，也就是，只有暴露柵極電極的上表面。相較之下，由于過度消耗PFET裝置1P的間隔物材料，以及造成PFET裝置1P的柵極電極14B的側壁暴露，所以對于PFET裝置1P而言，金屬硅化物材料會形成在柵極電極的頂部上以及(至少某種程度地)在柵極電極的暴露側壁上。在非預期的區域中產生這種較大的硅化物材料區可能會導致裝置效能降低及/或由于電性短路而完全失效。
[0009]本揭露內容是涉及在采用CMOS技術的集成電路產品中移除柵極蓋罩層的各種新穎方法，其可避免或至少減低上述的一個或多個問題的影響。


【發明內容】

[0010]下文提出本發明的簡化概述，以便提供本發明某些方面的基本了解。此概述并非本發明廣泛的詳盡綜論。其無意用來識別本發明的關鍵或重要組件，或用來描繪本發明的范疇。其唯一目的是以簡化形式呈現一些概念作為稍后更詳細說明的引言。
[0011]一般而言，本揭露涉及移除采用CMOS技術的集成電路產品中的柵極蓋罩層的各種方法。在此所揭露的一個例示方法包含下列步驟:形成屏蔽層，其覆蓋P型晶體管以及暴露N型晶體管的至少柵極蓋罩層；經由該屏蔽層執行第一蝕刻工藝以移除該N型晶體管的該柵極蓋罩的一部分，藉此定義該N型晶體管的縮減厚度柵極蓋罩層；移除該屏蔽層；以及對該P型晶體管和該N型晶體管執行共同的第二蝕刻工藝，以移除該P型晶體管的柵極蓋罩層以及該N型晶體管的縮減厚度柵極蓋罩。
[0012]在此揭露的另一例示方法包含:形成P型晶體管和N型晶體管，其中，所述晶體管的各者具有柵極蓋罩層，以及其中，該P型晶體管的該柵極蓋罩層具有小于該N型晶體管的該柵極蓋罩層的厚度的厚度；形成屏蔽層，其覆蓋該P型晶體管以及暴露該N型晶體管的至少該柵極蓋罩層；經由該屏蔽層執行第一蝕刻工藝以移除該N型晶體管的該柵極蓋罩層的一部分，藉此定義該N型晶體管的縮減厚度柵極蓋罩層；移除該屏蔽層；以及對該P型晶體管和該N型晶體管執行共同的第二蝕刻工藝，以移除該P型晶體管的該柵極蓋罩層以及該N型晶體管的該縮減厚度柵極蓋罩層。
[0013]在此揭露的又一例示方法包含:形成PFET晶體管和NFET晶體管，其中，所述晶體管的各者具有大約相同初始厚度的柵極蓋罩層；形成第一屏蔽層，其覆蓋該NFET晶體管同時暴露該PFET晶體管；在該第一屏蔽層就定位后，對該PFET晶體管執行至少一個第一蝕刻工藝操作，以縮減該PFET晶體管的該柵極蓋罩層的厚度，藉此定義該PFET晶體管的縮減厚度柵極蓋罩層；移除該第一屏蔽層；形成第二屏蔽層，其覆蓋該PFET晶體管以及暴露該NFET晶體管的至少該柵極蓋罩層；經由該第二屏蔽層執行第二蝕刻工藝以移除該NFET晶體管的該柵極蓋罩層的一部分，藉此定義該NFET晶體管的縮減厚度柵極蓋罩層；移除該第二屏蔽層；以及對該PFET晶體管和該NFET晶體管執行共同的第三蝕刻工藝，以移除該PFET晶體管的該柵極蓋罩層以及該NFET晶體管的該縮減厚度柵極蓋罩層。

【專利附圖】

【附圖說明】
[0014]通過參照以下敘述結合附圖可了解本揭示內容，其中，相同的組件符號識別相似的組件，且其中:
[0015]圖1A至圖1D描繪用于在采用CMOS技術的集成電路產品中移除柵極蓋罩層的一個例示習知工藝流程；以及
[0016]圖2A至圖2F描繪本文所揭露的用于在采用CMOS技術的集成電路產品中移除柵極蓋罩層的新穎方法的各種范例。
[0017]雖然此處所揭示的發明目標內容易受到各種修改和替代形式的影響，但是所述發明目標內容的特定實施例已通過圖式中實例的方式顯示并予以詳細說明。然而，應了解到此處特定實施例的說明并非意圖限制本發明于所揭示的特定形式，反之，本發明將涵蓋所有落于由所附的權利要求書所界定的精神和范圍內的所有修改、等效者、和變化者。
[0018]主要組件符號說明
[0019]10、100 半導體產品或裝置
[0020]1N、100N NFET 晶體管、NFET 裝置
[0021]10PU00P PFET 晶體管、PFET 裝置
[0022]12、112 基板
[0023]13、113 淺溝槽隔離結構
[0024]14、114 柵極結構
[0025]14AU14A 柵極絕緣層
[0026]14BU14B 柵極電極層、柵極電極
[0027]16、116 柵極蓋罩層
[0028]16R、116R 凹入柵極蓋罩層
[0029]18、118 間隔物、偵彳壁間隔物
[0030]18N凹入間隔物的尺寸縮減
[0031]18RU18R 凹入間隔物
[0032]18X凹入間隔物的額外消耗
[0033]20、120 屏蔽層
[0034]22、122 凹部
[0035]24、124 SiGe 區
[0036]26、126 犧牲側壁間隔物
[0037] 116X縮減厚度的柵極蓋罩層。

【具體實施方式】
[0038]以下描述本發明的各種例示實施例。為求清楚，在此說明書中并無描述實際實作的所有特征。當然，應了解到，在開發任何此種實際實施例時，會做出許多實作特定的決定來達到開發者的特定目標，例如符合系統相關和商業相關的限制，這會依實作而有所改變。此外，將了解到，此種開發可能復雜且耗時，但對受益于此揭露內容的本領域技術人員而言仍將會是例行工作。
[0039]現將參照附加圖式敘述本發明。各種結構、系統和裝置是示意地描繪在圖式中僅用于說明，從而不會被本領域技術人員所熟知的細節模糊本發明。不過，仍包含隨附圖式來敘述及說明本發明的例示范例。在此所使用的字詞和用語應被解讀和理解為具有與本領域技術人員所理解的字詞和用語一致的意義。在此所一致使用的字詞和用語并非意圖暗示該字詞和用語有特殊定義，也就是不同于本領域技術人員所理解的習慣用語的定義。就意圖具有特殊意義的字詞和用語而言，也就是不同于本領域技術人員所理解的意義，此種特殊定義將在說明書中以定義的方式明確提出，其直接且明確地提供字詞或用語的特殊定義。
[0040]本發明涉及移除采用CMOS技術的集成電路產品中的柵極蓋罩層的各種方法。此種新穎工藝流程可能傾向于降低制造成本及加工復雜度以及可能傾向于至少減少某些與先前敘述的例示習知工藝流程相關的問題。如本領域技術人員在完成閱讀本發明后將立刻明白的是，在此所敘述的新穎方法可用于采用基于CMOS技術的各種裝置中，包含(但不限于)邏輯裝置、內存裝置等等。現將參照圖2A至圖2F更詳細描述在此所揭露的新穎方法與裝置的各種例示實施例。
[0041]圖2A是例示集成電路產品或裝置100在早期制造階段時的簡化圖。裝置100包含形成在例示半導體基板112中和之上的例示PFET晶體管100P和例示NFET晶體管100N。基板112可具有各種配置，例如所示的塊體硅配置。基板112也可具有絕緣體上覆硅(SOI)配置，其包含塊體硅層、埋藏絕緣層和主動層，其中，半導體裝置是形成在主動層中和之上。基板112也可由硅以外的材料制成。因此，用語“基板”或“半導體基板”應理解為涵蓋所有形式的半導體結構和所有半導體材料。將不會描繪或敘述被用來植入各種摻質材料于裝置100P、100N的源極/漏極區的各種已知工藝操作，例如屏蔽及離子植入工藝，因為它們與在此所揭露的新穎方法并無特定關聯。
[0042]圖2A描繪在大約對應于圖1A所示的制造點時的裝置100。也就是說，PFET晶體管100P和NFET晶體管100N的例示柵極結構114已形成在基板112中被例示淺溝槽隔離結構113分隔的區域中和之上。柵極結構114 一般包含例示柵極絕緣層114A和一個或多個導電柵極電極層114B。由例如氮化硅的材料制成的柵極蓋罩層116是置于每個柵極結構114之上。由例如氮化硅的材料制成的例示側壁間隔物118也描繪在圖2A中。
[0043]在此所示的柵極結構114為示意性且本質上為代表性，因為對于PFET晶體管100P和NFET晶體管100N，柵極結構114中所用的材料可能不同，例如PFET晶體管100P可具有多個導電金屬層等等。柵極絕緣層114A可由各種材料構成，例如二氧化硅、氧氮化硅、高k(k值大于7)絕緣材料等等。柵極電極層114B可由一個或多個導電材料層構成，例如多晶硅、非晶硅、金屬等等。圖2A所示的結構可藉由執行各種已知技術形成。例如，構成柵極絕緣層114A、柵極電極層114B和柵極蓋罩層116的材料層可毯覆沉積在基板112之上，之后經由圖案化屏蔽層(未圖標)執行一個或多個蝕刻工藝以定義圖2A中所示的基本柵極結構114和柵極蓋罩層116。藉由執行共形沉積工藝以在整體裝置沉積間隔物材料層然后執行非等向性蝕刻工藝，從而形成間隔物118。一般而言，間隔物118和柵極蓋罩層116作用成當加工操作繼續時保護裝置100PU00N的柵極結構114。重要的是，在工藝流程的此點，在PFET裝置100P和NFET裝置100N 二者上的柵極蓋罩層116具有相同的大約厚度，例如大約40至50nm，依特定應用而變。
[0044]圖2B描繪已執行數個工藝操作之后的裝置100。在圖2B所描繪的制造點時，會對NFET晶體管100N執行一個或多個離子植入工藝以在基板112中形成各種摻雜區(未圖標)。接著，形成示意描繪的屏蔽層120 (例如光阻屏蔽或硬屏蔽材料(例如氮化硅))以便覆蓋NFET晶體管100N以及暴露PFET晶體管100P用于進一步加工。然后，執行一個或多個蝕刻工藝以在基板112中最終將形成PFET晶體管100P的源極/漏極區的面積中定義凹部122。凹部122的深度和形狀可依特定應用而改變。在一個范例中，可藉由執行初始干非等向性蝕刻工藝然后執行濕蝕刻工藝而形成凹部122。圖2B描繪在執行外延沉積工藝而在凹部122中形成外延硅/鍺(SiGe)區124之后的裝置100。在所描繪的范例中，SiGe區124可藉由執行廣為人知的外延沉積工藝而形成。
[0045]重要的是，在圖2B所示的制造點時，在形成凹部122和SiGe區124的工藝期間，PFET裝置100P上有某些柵極蓋罩層116和間隔物118被消耗。藉由在PFET裝置100P上的凹入柵極蓋罩層116R和凹入間隔物118R來表示這些結構的消耗。PFET裝置100P上的原始柵極蓋罩層116在這些工藝操作期間的消耗量可依特定應用和精確的工藝流程而改變。在某些情況中，凹入柵極蓋罩層116R可大約為原始柵極蓋罩層116的初始厚度的二分之一。凹入間隔物118R的厚度和整體高度在這些工藝操作期間也已被縮減，也就是，間隔物118R相對于凹入柵極蓋罩層116R的上表面向下降。
[0046]圖2C描繪的是已執行數個工藝操作之后的裝置100。首先，移除屏蔽層120。之后，鄰接間隔物118RU18形成犧牲側壁間隔物126。可藉由沉積間隔物材料層(例如二氧化硅)形成犧牲側壁間隔物126然后執行非等向性蝕刻工藝。最終，柵極蓋罩層116RU16將被移除而暴露柵極電極114B，使得金屬硅化物區可形成在柵極電極114B上。犧牲側壁間隔物126的目的是用以保護在柵極蓋罩移除工藝期間較薄的側壁間隔物118RU18，因為側壁間隔物118R、118通常是由與柵極蓋罩層116R、116相同的材料(例如氮化硅)制成。
[0047]圖2D描繪的是已執行數個工藝操作之后的裝置100。首先，形成示意描繪的屏蔽層150 (例如光阻屏蔽或硬屏蔽材料)以便覆蓋PFET晶體管100P以及暴露NFET晶體管100N用于進一步加工。然后，對暴露的NFET裝置100N執行部分柵極蓋罩蝕刻工藝152以移除或消耗NFET裝置100N的初始柵極蓋罩層116的原始厚度的一部分。在此部分柵極蓋罩蝕刻工藝152期間，NFET裝置100N上的犧牲側壁間隔物126保護側壁間隔物118的外部。NFET裝置100N上現在縮減厚度的柵極蓋罩層116X是表示在部分柵極蓋罩蝕刻工藝152期間消耗掉一部分初始柵極蓋罩層。NFET裝置100N上的間隔物118在部分柵極蓋罩蝕刻工藝152期間也受到某些侵蝕，如圖2D所示。初始柵極蓋罩層116在部分柵極蓋罩蝕刻工藝152期間的消耗量可依特定應用而改變。在一個例示實施例中，可執行部分柵極蓋罩蝕刻工藝152 —段時間，使得NFET裝置100N上縮減厚度的柵極蓋罩層116X的厚度大約等于PFET裝置100P上縮減厚度的柵極蓋罩層116R的厚度。在一個例示實施例中，部分柵極蓋罩蝕刻工藝152可以是計時的反應性離子蝕刻工藝。
[0048]圖2E描繪的是已執行數個工藝操作之后的裝置100。首先，移除屏蔽層150。之后，對裝置100P、100N 二者執行共同柵極蓋罩蝕刻工藝154以分別移除縮減厚度的柵極蓋罩層116RU16X，藉此暴露下方柵極電極114B的上表面用于進一步加工。在此共同柵極蓋罩蝕刻工藝154期間，犧牲側壁間隔物126保護側壁間隔物118R、118。
[0049]之后，如圖2F所示，執行另一蝕刻工藝以移除犧牲側壁間隔物126。在工藝中的此時，可執行傳統制造工藝以完成裝置100的制造。例如，可在柵極電極上形成金屬硅化物區，可在裝置之上形成各種導電接觸件、線和孔等等。
[0050]以上所揭示的特定實施例僅作例示用，因為對于熟悉本領域的技術人員而言，借助此處的教示而能以不同但等效的方式修改及實施本發明是顯而易見的。例如，以上所提出的工藝步驟可以不同順序執行。再者，除了附加的權利要求書所敘述者外，在此所示的架構或設計細節并非意欲限制。因此，很明顯的是，可在本發明的精神和范疇內改變或修改以上所揭示的特定實施例以及所想到的所有這樣變化。由此，本發明所要求保護者是如附加的權利要求書所提出者。
【權利要求】
1.一種方法，包括: 形成屏蔽層，其覆蓋P型晶體管以及暴露N型晶體管的至少柵極蓋罩層； 經由該屏蔽層執行第一蝕刻工藝，以移除該N型晶體管的該柵極蓋罩的一部分，藉此定義該N型晶體管的縮減厚度柵極蓋罩層； 移除該屏蔽層；以及 對該P型晶體管和該N型晶體管執行共同的第二蝕刻工藝，以移除該P型晶體管的柵極蓋罩層以及該N型晶體管的該縮減厚度柵極蓋罩。
2.根據權利要求1所述的方法，其中，該P型晶體管是PFET晶體管，以及該N型晶體管是NFET晶體管。
3.根據權利要求1所述的方法，其中，在執行該第一蝕刻工藝之后，該N型晶體管的該縮減厚度柵極蓋罩層具有大約等于該P型晶體管的該柵極蓋罩層的厚度。
4.根據權利要求1所述的方法，其中，該N型晶體管和該P型晶體管的各者的該柵極蓋罩層是由氮化硅構成。
5.根據權利要求1所述的方法，其中，該N型晶體管和該P型晶體管的各者包括由多晶硅或非晶硅構成的柵極電極。
6.根據權利要求1所述的方法，其中，該屏蔽層是圖案化光阻屏蔽層或圖案化硬屏蔽 層。
7.一種方法，包括: 形成P型晶體管和N型晶體管，其中，所述晶體管的各者具有柵極蓋罩層，以及其中，該P型晶體管的該柵極蓋罩層具有小于該N型晶體管的該柵極蓋罩層的厚度； 形成屏蔽層，其覆蓋該P型晶體管以及暴露該N型晶體管的至少該柵極蓋罩層； 經由該屏蔽層執行第一蝕刻工藝，以移除該N型晶體管的該柵極蓋罩層的一部分，藉此定義該N型晶體管的縮減厚度柵極蓋罩層； 移除該屏蔽層；以及 對該P型晶體管和該N型晶體管執行共同的第二蝕刻工藝，以移除該P型晶體管的該柵極蓋罩層以及該N型晶體管的該縮減厚度柵極蓋罩層。
8.根據權利要求7所述的方法，其中，該P型晶體管是PFET晶體管，以及該N型晶體管是NFET晶體管。
9.根據權利要求7所述的方法，其中，在執行該第一蝕刻工藝之后，該N型晶體管的該縮減厚度柵極蓋罩層具有大約等于該P型晶體管的該柵極蓋罩層的厚度。
10.根據權利要求7所述的方法，其中，該N型晶體管和該P型晶體管的各者包括由多晶硅或非晶硅構成的柵極電極。
11.一種方法，包括: 形成PFET晶體管和NFET晶體管，其中，所述晶體管的各者具有大約相同初始厚度的柵極蓋罩層； 形成第一屏蔽層，其覆蓋該NFET晶體管且暴露該PFET晶體管； 在該第一屏蔽層就定位后，對該PFET晶體管執行至少一個第一蝕刻工藝操作，以縮減該PFET晶體管的該柵極蓋罩層的厚度，以及藉此定義該PFET晶體管的縮減厚度柵極蓋罩層；移除該第一屏蔽層； 形成第二屏蔽層，其覆蓋該PFET晶體管以及暴露該NFET晶體管的至少該柵極蓋罩層； 經由該第二屏蔽層執行第二蝕刻工藝，以移除該NFET晶體管的該柵極蓋罩層的一部分，藉此定義該NFET晶體管的縮減厚度柵極蓋罩層； 移除該第二屏蔽層；以及 對該PFET晶體管和該NFET晶體管執行共同的第三蝕刻工藝，以移除該PFET晶體管的該縮減厚度柵極蓋罩層以及該NFET晶體管的該縮減厚度柵極蓋罩層。
12.根據權利要求11所述的方法，其中，在執行該第二蝕刻工藝之后，該N型晶體管的該縮減厚度柵極蓋罩層具有大約等于該P型晶體管的該縮減厚度柵極蓋罩層的厚度。
13.根據權利要求11 所述的方法，其中，所述晶體管的各者包括由多晶硅或非晶硅構成的柵極電極。
【文檔編號】H01L21/8238GK104051342SQ201410086751
【公開日】2014年9月17日 申請日期:2014年3月11日 優先權日:2013年3月11日
【發明者】P·扎沃卡, R·里克特, S·弗萊克豪斯基, J·亨治爾 申請人:格羅方德半導體公司