具有壓縮性應變溝道區域的半導體器件及其制作方法
【專利摘要】本發明公開了一種具有壓縮性應變溝道區域的半導體器件及其制作方法，利用了包括第一半導體材料的核心和第二半導體材料的外延覆蓋層的三維溝道區域。第一和第二半導體材料分別具有不同晶格常數，由此在外延覆蓋層中產生應變。器件由后柵極工藝形成，使得僅在已經執行了高溫處理之后沉積第二半導體材料。因此，晶格應變基本上未被弛豫，并且并未損害晶格應變溝道區域的改進的性能益處。
【專利說明】具有壓縮性應變溝道區域的半導體器件及其制作方法
【技術領域】
[0001]本發明涉及一種半導體器件及其制作方法，并且更具體地涉及其中晶體管溝道區域被壓縮性應變這樣的器件和方法。
【背景技術】
[0002]因為晶體管的柵極長度隨著半導體器件的連續幾代持續減小，已經需要新的晶體管配置以抵消將另外將隨著縮減柵極長度而發生的衰減的響應。一種這樣的設計配置廣泛地稱作FinFET或三柵極晶體管，其中每個晶體管的源極、漏極和溝道區域相對于半導體襯底被抬升。抬升的部分具有脊或鰭的形狀，并且可以與下層襯底一體地形成或者可以在SOI類型器件的情形中形成在絕緣層上。柵極圍繞鰭的三個突出側部，并且因此通過不僅接觸鰭的頂部部分也接觸其側壁的柵極而增大了可用的溝道面積。
[0003]之前的用于FinFET的設計也已經利用了應變晶格配置，例如通過采用硅鍺外延層替換所有或一部分娃鰭。SiGe相對于娃的更大的晶格常數使得在娃上外延形成的SiGe層具有壓縮性應變，這增強了溝道區域中的空穴遷移率并且因此增強了 PFET相對于未應變Si溝道的驅動電流。參見Smith等人在2009年IEDM會議論文集上第309至312頁的文章 “Dual Channel FinFETs as a Single High-k/Metal Gate Solution Beyond22nmNode”。
[0004]然而，之前的設計努力很可能無法滿足半導體器件未來幾代關于最小化截止電流而同時最大化導通電流以及開關速度的需求，特別是隨著柵極長度減小至14nm及以下。
【發明內容】
[0005]因此，在一個方面，本發明涉及一種半導體器件，包括三維溝道區域，該三維溝道區域包括第一半導體材料的核心以及第二半導體材料的外延覆蓋層。第一和第二半導體材料分別具有不同的晶格常數，由此在外延覆蓋層中產生應變。源極區域與三維溝道區域的一端相鄰定位，并且漏極區域與三維溝道區域的相對端相鄰定位。柵極電極疊置在三維溝道區域上。第二半導體材料僅存在于柵極電極下面的區域中。
[0006]在根據本發明的半導體器件的優選實施例中，核心和外延覆蓋層中的每個相對于下層襯底向上突出。
[0007]在根據本發明的半導體器件的優選實施例中，核心與第一半導體材料的下層襯底一體形成。
[0008]在根據本發明的半導體器件的優選實施例中，核心形成在絕緣體上半導體(SOI)襯底的絕緣層上。
[0009]在根據本發明的半導體器件的優選實施例中，三維溝道區域、源極區域、漏極區域和柵極電極中的每個通過絕緣層與下層襯底分離，由此形成與下層襯底完全隔離的晶體管。
[0010]在根據本發明的半導體器件的優選實施例中，第二半導體材料具有比第一半導體材料更大的晶格常數，由此在外延覆蓋層中產生壓縮性應變。
[0011]在根據本發明的半導體器件的優選實施例中，第一半導體材料包括硅，并且第二半導體材料包括硅和鍺。
[0012]在根據本發明的半導體器件的優選實施例中，第二半導體材料具有比第一半導體材料更小的晶格常數，由此在外延覆蓋層中產生拉伸性應變。
[0013]在根據本發明的半導體器件的優選實施例中，第一半導體材料包括硅和鍺，并且第二半導體材料包括硅。
[0014]在另一方面，本發明涉及一種半導體器件，包括三維溝道區域，該三維溝道區域包括第一半導體材料的核心以及第二半導體材料的外延覆蓋層。第一和第二半導體材料分別具有不同的晶格常數，由此在外延覆蓋層中產生應變。源極區域與三維溝道區域的一端相鄰定位，并且漏極區域與三維溝道區域的相對端相鄰定位。柵極電極疊置在三維溝道區域上。中空的三維柵極電介質層定位在柵極電極與三維溝道區域之間。
[0015]在根據本發明的半導體器件的優選實施例中，核心和外延覆蓋層中的每個相對于下層襯底向上突出。
[0016]在根據本發明的半導體器件的優選實施例中，核心與第一半導體材料的下層襯底一體形成。
[0017]在根據本發明的半導體器件的優選實施例中，核心形成在絕緣體上半導體(SOI)襯底的絕緣層上。
[0018]在根據本發明的半導體器件的優選實施例中，三維溝道區域、源極區域、漏極區域和柵極電極的每個通過絕緣層與下層襯底分離，由此形成與下層襯底完全隔離的晶體管。
[0019]在根據本發明的半導體器件的優選實施例中，第二半導體材料具有比第一半導體材料更大的晶格常數，由此在外延覆蓋層中產生壓縮性應變。
[0020]在根據本發明的半導體器件的優選實施例中，第一半導體材料包括硅，并且第二半導體材料包括硅和鍺。
[0021]在根據本發明的半導體器件的優選實施例中，第二半導體材料具有比第一半導體材料更小的晶格常數，由此在外延覆蓋層中產生拉伸性應變。
[0022]在根據本發明的半導體器件的優選實施例中，第一半導體材料包括硅和鍺，并且第二半導體材料包括硅。
[0023]在根據本發明的半導體器件的優選實施例中，中空的三維柵極電介質層在柵極電極與成對的側壁間隔中的每個側壁間隔物之間從三維溝道區域向上延伸。
[0024]在根據本發明的半導體器件的優選實施例中，三維溝道區域被重復為一系列溝道區域，并且其中柵極電極位于在該系列內的多個溝道區域之上。
[0025]在根據本發明的半導體器件的優選實施例中，中空的三維柵極電介質層在該系列內的相鄰溝道區域之間向下延伸。
[0026]在又一方面中，本發明涉及一種制作半導體器件的方法，包括:從中間晶體管結構去除虛設柵極，該中間晶體管結構在虛設柵極下面的第一半導體材料的三維溝道區域；在三維溝道區域的通過去除虛設柵極而暴露的部分上形成第二半導體材料的外延覆蓋層；以及形成接觸第二半導體材料的覆蓋層的柵極結構。
[0027]在根據本發明的方法的優選實施例中，三維溝道區域相對于下層襯底向上突出。[0028]在根據本發明的方法的優選實施例中，三維溝道區域與第一半導體材料的下層襯底一體形成。
[0029]在根據本發明的方法的優選實施例中，在絕緣體上半導體(SOI)襯底的絕緣層上形成三維溝道區域。
[0030]在根據本發明的方法的優選實施例中，方法附加地包括:在可以在基本上不蝕刻第一半導體材料的條件下蝕刻的半導體材料的犧牲層上形成三維溝道區域，在三維溝道區域上形成虛設柵極，去除犧牲層以產生在三維溝道區域下面的空隙，并且在去除虛設柵極之前采用電介質材料填充空隙。
[0031]在根據本發明的方法的優選實施例中，三維溝道區域、源極區域、漏極區域和柵極電極中的每個通過絕緣層與下層襯底分離，由此形成與下層襯底完全隔離的晶體管。
[0032]在根據本發明的方法的優選實施例中，第二半導體材料具有比第一半導體材料更大的晶格常數，由此在外延覆蓋層中產生壓縮性應變。
[0033]在根據本發明的方法的優選實施例中，第一半導體材料包括硅，并且第二半導體材料包括硅和鍺。
[0034]在根據本發明的方法的優選實施例中，第二半導體材料具有比第一半導體材料更小的晶格常數，由此在外延覆蓋層中產生拉伸性應變。
[0035]在根據本發明的方法的優選實施例中，第一半導體材料包括硅和鍺，并且第二半導體材料包括娃。
【專利附圖】
【附圖說明】
[0036]在閱讀參考附圖給出的本發明優選實施例的詳細描述之后本發明的其它目的、特征和優點將變得更加明顯，其中:
[0037]圖1是根據本發明的方法和器件的第一實施例的FinFET的平面圖；
[0038]圖2a是沿著圖1的線II — II的截面圖；
[0039]圖2b是類似圖2a的截面圖的截面圖，示出了針對SOI襯底的對應結構；
[0040]圖3a是沿著圖1的線III — III的截面圖；
[0041]圖3b是類似圖3a的截面圖的截面圖，示出了針對SOI襯底的對應結構；
[0042]圖4是根據本發明的方法和器件的另一實施例的FinFET的平面圖；
[0043]圖5是沿著圖4的線V-V的截面圖；
[0044]圖6是沿著圖4的線V1- VI的截面圖；
[0045]圖7是在制作圖1、圖2a和圖3a的器件的制造工藝中的中間結構的平面圖；
[0046]圖8是沿著圖7的線VIII —VIII的截面圖；
[0047]圖9沿著圖7的線IX — IX的截面圖；
[0048]圖10是沿著圖7的線X — X的截面圖；
[0049]圖11是制作圖1、圖2a和圖3的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0050]圖12是沿著圖11的線XII — XII的截面圖；
[0051]圖13沿著圖11的線XIII — XIII的截面圖；
[0052]圖14是制作圖1、圖2a和圖3的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0053]圖15是沿著圖14的線XV — XV的截面圖；
[0054]圖16是沿著圖14的線XVI — XVI的截面圖；
[0055]圖17是制作圖1、圖2a和圖3a的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0056]圖18是沿著圖17的線XVIII — XVIII的截面圖；
[0057]圖19是沿著圖17的線XIX — XIX的截面圖；
[0058]圖20是制作圖1、圖2a和圖3a的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0059]圖21是沿著圖20的線XXI — XXI的截面圖；
[0060]圖22是沿著圖20的線XXII — XXII的截面圖；
[0061]圖23是制作圖1、圖2a和圖3a的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0062]圖24是沿著圖23的線XXIV — XXIV的截面圖；
[0063]圖25是沿著圖23的線XXV — XXV的截面圖；
[0064]圖26是在制作圖4至圖6的器件的制造工藝中的中間結構的平面圖；
[0065]圖27是沿著圖26的線XXVII — XXVII的截面圖；
[0066]圖28是沿著圖26的線XXVIII — XXVIII的截面圖；
[0067]圖29是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0068]圖30是沿著圖29的線XXX — XXX的截面圖；
[0069]圖31是沿著圖29的線XXXI — XXXI的截面圖；
[0070]圖32是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0071]圖33是沿著圖32的線XXXIII — XXXIII的截面圖；
[0072]圖34是沿著圖32的線XXXIV — XXXIV的截面圖；
[0073]圖35是沿著圖32的線XXXV — XXXV的截面圖；
[0074]圖36是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0075]圖37是沿著圖36的線XXXVII — XXXVII的截面圖；
[0076]圖38是沿著圖36的線XXXVIII — XXXVIII的截面圖；
[0077]圖39是沿著圖36的線XXXIX — XXXIX的截面圖；
[0078]圖40是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0079]圖41是沿著圖40的線XLI — XLI的截面圖；
[0080]圖42是沿著圖40的線XLII — XLII的截面圖；
[0081 ]圖43是沿著圖40的線XLIII — XLI11的截面圖；
[0082]圖44是制作圖4至圖6的制造工藝的后續狀態中的中間結構的平面圖；
[0083]圖45是沿著圖44的線XLV — XLV的截面圖；
[0084]圖46是沿著圖44的線XLVI — XLVI的截面圖；
[0085]圖47是沿著圖44的線XLVII — XLVII的截面圖；
[0086]圖48是制作圖4至圖6的制造工藝的后續狀態中的中間結構的平面圖；
[0087]圖49是沿著圖48的線XLIX — XLIX的截面圖；[0088]圖50是沿著圖48的線L 一 L的截面圖；
[0089]圖51是沿著圖48的線LI 一 LI的截面圖；
[0090]圖52是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0091]圖53是沿著圖52的線XLIX — XLIX的截面圖；
[0092]圖54是沿著圖52的線L 一 L的截面圖；
[0093]圖55是沿著圖52的線LI —LI的截面圖；
[0094]圖56是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0095]圖57是沿著圖56的線LVII — LVII的截面圖；
[0096]圖58是沿著圖56的線LVIII — LVIII的截面圖；
[0097]圖59是制作圖4至圖6的器件的制造工藝的后續狀態中的中間結構的平面圖；
[0098]圖60是沿著圖59的線LX — LX的截面圖；
[0099]圖61是沿著圖59的線LXI — LXI的截面圖；
[0100]圖62示意性描繪了從使用根據本發明的實施例的半導體器件帶來的操作優點；
[0101]圖63示意性地描繪了從使用傳統半導體器件帶來的操作優點的對應的缺失；
[0102]圖64示意性地描繪了根據本發明實施例的半導體器件的能帶分布；
[0103]圖65示意性地描繪了與圖1、圖2a和圖3a相關聯的使用現象；以及
[0104]圖66示意性地描繪了與圖4至圖6的實施例相關聯的使用現象。
【具體實施方式】
[0105]在圖1、圖2a和圖3a中，本發明的第一實施例是FinFET，其中一系列硅鰭24已經與下層體硅襯底10 —體地形成。柵極22如圖1所示跨多個晶體管延伸，并且包覆有柵極電介質薄膜20。每個晶體管的源極和漏極區域分別標注為12和14。
[0106]柵極電介質薄膜20位于柵極22與側壁間隔物18之間，如圖2所示，并且也位于柵極電極22與溝道區域26以及電介質質16之間，如圖2和圖3所示。柵極電介質薄膜20因此具有中空的三維結構。
[0107]Si鰭24的上部部分包覆有外延硅鍺層26，如圖2和圖3所示。因為SiGe具有比Si更大的晶格常數，所以所示FinFET的溝道區域將被壓縮性應變。盡管對于根據本發明的器件而言優選壓縮性應變，但是在本發明的范圍內也提供用于核心和鰭的包覆層的材料，以使得包覆材料具有比核心更小的晶格常數，這導致針對溝道區域的拉伸性應變。
[0108]SiGe外延層被限制在位于柵極電極22下方的區域，由此意味著包括柵極電極22自身以及圍繞的柵極電介質薄膜20的區域。
[0109]在圖2b和圖3b中，示出了類似于之前附圖的結構，然而，包括絕緣層11的絕緣體上硅或SOI襯底已經替代了體襯底。
[0110]在圖4至圖6中，本發明的另一實施例是FinFET，其中一系列硅鰭44通過重新填充的電介質層48而與下層體硅襯底30分離。該實施例的器件是懸空硅(silicon-on-nothing)或SON類型，如下文中將描述的那樣。柵極42如圖4所示跨多個晶體管延伸，并且包覆有柵極電介質薄膜40。每個晶體管的源極和漏極區域分別標注為32和34。
[0111]柵極電介質薄膜40位于柵極42與側壁間隔物38之間，如圖5所示，并且也位于柵極電極42與溝道區域46以及電介質36之間，如圖5和圖6所示。柵極電介質薄膜40因此具有中空的三維結構。
[0112]Si鰭44包覆有外延硅鍺層46，如圖5和圖6所示。再次，因為SiGe具有比Si更大的晶格常數，所以所示FinFET的溝道區域將被壓縮性應變。然而，同樣也在本發明的范圍內提供用于核心和鰭的包覆層的材料，以使得包覆材料具有比核心更小的晶格常數，這導致溝道區域拉伸性應變。
[0113]SiGe外延層46再次被限制在柵極電極42下方的區域，由此意味著包括柵極電極42自身以及圍繞的柵極電介質薄膜40的區域。
[0114]在以上兩個實施例中，如已知的，需要壓縮性應變，因為這提高了溝道區域中空穴遷移率。然而，在利用應變溝道以用于提高的空穴遷移率的傳統器件中，通過在產生應變之后發生的高溫處理基本上弛豫了晶格應變。本發明的器件和方法避免了該缺點，這將從對于如上所述實施例的優選制造技術的以下闡釋得到更好理解。
[0115]如圖7至圖10所示，通過后柵極(gate-last)工藝有利地制作了如圖1、圖2a和圖3a所述的器件，其中虛設FinFET被制作為具有初始地僅為Si的鰭24，并且具有代替尚未形成的真實柵極的虛設柵極62。虛設柵極62可以例如是多晶硅，并且側壁間隔物18可以例如是氮化硅，盡管根據本領域技術人員的認知可以選擇其它材料。
[0116]圖7至圖10所示的工藝階段將通常也包括形成層間電介質層以覆蓋源極和漏極區域，隨后對其平坦化，盡管為了便于理解在附圖中未示出。
[0117]盡管該討論著眼于對根據圖1、圖2a和圖3a的器件的制造上，但是應該知曉的是可以以相同方式制作如圖2b和圖3b所示的在SOI襯底上形成的對應器件，除了體硅襯底由SOI襯底替代之外。
[0118]接著，如圖11至圖13所示，通過諸如濕法蝕刻之類的常規技術去除虛設柵極62，由此暴露了在側壁間隔物18之間的硅鰭24。如圖13可見，連續的鰭24由電介質層16相互分離，然而層16并不向上延伸至鰭24的整個高度。
[0119]圖11至圖13中所示結構隨后經受進一步蝕刻(例如RIE)以稍微凹進鰭24。因此，如圖14和圖16所示，鰭24在垂直于源極一漏極方向的水平方向上變得更窄，并且因此變得更短，如圖15所示。盡管對鰭的凹進是優選的，但是這并非必須的并且可以省略。也應該注意的是該凹進可以額外地去除了鰭結構的在側壁18下面的部分。
[0120]隨后，如圖17至圖19所示，在鰭24上形成硅鍺的外延層26。因為之前通過后柵極工藝形成的側壁18用作掩模，所以僅在最終將被柵極電介質層和柵極自身覆蓋的區域中形成SiGe薄膜26。此外，如果已經如根據圖14至圖16所描述的那樣凹進了鰭24，則SiGe薄膜26也可以稍微地在側壁18下面延伸。在形成SiGe薄膜26中，形成條件優選地被選擇為使得薄膜將具有至少20%的Ge含量。
[0121]接著，如圖20至圖22所示，形成柵極電介質層20以便對將由柵極填充的空間加襯。側壁18再次用作用于沉積優選為高k材料的柵極電介質層20的掩模。如圖20至圖22可見，柵極電介質層20沿著側壁18從鰭24向上延伸，并且在相鄰鰭之間向下延伸(圖22)。柵極電介質層20因此作為使用后柵極工藝的結果而具有中空的三維形狀。
[0122]隨后形成柵極22，如圖23至圖25所示。
[0123]如上所述，SiGe本征地具有比Si更大的晶格常數；然而，對于SiGe外延層，晶格跟隨模板Si (template Si)的晶格常數。因此，在Si鰭24上的該SiGe層26被壓縮性應變。壓縮性應變的SiGe溝道中的空穴遷移率已知比中性Si的空穴遷移率中要更高。然而，在常規器件中，SiGe溝道中的應變在高溫處理期間被弛豫，使得空穴遷移率益處大大減小或者完全損失。
[0124]相反地，在如上所述器件和方法中，在形成SiGe外延層之前進行高溫處理(諸如隔離電介質硬化退火以及源極/漏極激活退火)，并且因此保持了在SiGe溝道中有利的壓縮性應變。
[0125]用于制造如圖4至圖6所述器件的方法如圖26至圖28所示從襯底開始，襯底包括通過在后續處理期間將去除的SiGe的犧牲層33與上部薄硅層35分離的體硅襯底30。
[0126]如圖29至圖31所示，類似于之前實施例所描述的那樣形成虛設FinFET，例如多晶硅的虛設柵極82形成在側壁間隔物38之間。在這些實施例中，鰭結構44通過犧牲SiGe層33與體Si襯底30完全隔離。這些完全隔離的鰭40可以基于對犧牲SiGe層33的選擇性蝕刻而通過已知的“懸空硅”(SON)工藝形成，例如Jurczak等人在IEEE Trans.Elec.Dev,第 47 卷第 11 期(2000 年 11 月)的文章 “Silicon-on-Nothing (SON)-an InnovativeProcess for Advanced CMOS”所描述的那樣。
[0127]特別地，在體Si襯底30上順序地生長SiGe層33和Si層35，以產生如圖26至圖28所示的結構，隨后形成如圖29至圖31所示的Si/SiGe/Si堆疊的鰭結構30、33、44。在形成虛設柵極82之后，通過選擇性蝕刻(例如HCl氣體蝕刻)去除犧牲SiGe層33，以產生如圖32至圖35所示的結構。盡管在該階段的鰭44缺乏在底下的支撐，但是它們仍然通過虛設柵極82和側壁間隔物38從上方得到支撐，如圖33和圖34所示。鰭44下面的空隙用于將它們與體Si襯底30完全隔離。
[0128]接著，采用電介質質48重新填充這些空隙，如圖36至圖39所示。隨后，在如圖40至圖43所示形成了源極和漏極區域32、34之后，如圖44至圖47所示去除虛設柵極82，類似于根據之前實施例所描述的工藝。圖48至圖51示出了對Si鰭44的可選的凹進工藝，也如同根據之前實施例所描述的那樣。
[0129]隨后形成應變的SiGe溝道46，如圖52至圖55所示以及如同根據之前實施例所描述的那樣。接著，沉積優選為高k材料的層40作為柵極電介質層，如圖56至圖58所示以及如同根據之前實施例所描述的那樣。最后，沉積并且平坦化真實器件柵極62，如圖59至圖61所示以及如同根據之前實施例所描述的那樣。
[0130]通過使用其中窄鰭本體的兩個側部均由柵極電極覆蓋的鰭結
[0131]構，通過柵極電極良好地控制了鰭本體中的電勢分布。因此，與平面器件相比可以抑制截止狀態的泄漏電流。此外，在根據本發明的某些優選實施例的器件中，鰭本體具有Si核心和SiGe包覆層。如圖62至圖64所示，在Si核心24與SiGe包覆層26之間存在價帶能量偏移(圖64)，使得導通狀態的性能由包覆區域確定而截止狀態的泄漏電流由核心區域確定。因為這種價帶偏移，核心區域中空穴總量低于整體由SiGe制成的鰭(圖62和圖63)，并且因此可以抑制截止狀態泄漏電流。
[0132]如果Ge擴散進入核心區域，則壓縮性應變變弱，并且同時包覆層和核心之間的能帶價帶變小。該現象導致截止狀態泄漏抑制的損失。然而，在本發明的優選實施例中，在SiGe溝道形成之前執行高溫處理，并且因此保持了相對陡峭的Ge分布，以及使Ge向Si核心中的擴散最小化。
[0133]此外，如圖65所示，當直接在體Si襯底上形成FinFET時，存在數個截止狀態泄漏電流路徑，如圖65中實線箭頭所示。特別地，在鰭區域下面存在源極/漏極穿通電流，以及存在漏極/襯底結泄漏電流。
[0134]相反地，懸空硅(SON)工藝提供了鰭結構與襯底的完全隔離。如圖66所示，完全消除了這些泄漏路徑，并且可以大大減小截止狀態泄漏電流。然而，因為通過在Si鰭下方選擇性蝕刻犧牲SiGe層33來實現鰭結構與襯底的完全隔離，如果在SiGe犧牲薄膜33選擇性蝕刻步驟之前在鰭結構上形成SiGe溝道46，則也將蝕刻SiGe溝道區域46。
[0135]因此鰭結構的完全隔離和應變SiGe溝道的使用在體Si襯底上不兼容。然而,在本發明的優選實施例中，僅在已經完全隔離了鰭之后形成SiGe溝道。因此，可以同時在體Si襯底上通過壓縮性應變SiGe溝道來實現高pFET性能以及通過完全隔離鰭來實現低泄漏電流。
[0136]盡管已經結合各個優選實施例描述了本發明，但是應該理解的是這些實施例僅提供以說明本發明，并且不應用作托詞以限制由所附權利要求的真實范圍和精神所授予的保護范圍。
【權利要求】
1.一種半導體器件，包括: 三維溝道區域，包括第一半導體材料的核心和第二半導體材料的外延覆蓋層，其中所述第一半導體材料和所述第二半導體材料分別具有不同的晶格常數，由此在所述外延覆蓋層中產生應變； 與所述三維溝道區域的一端相鄰定位的源極區域，以及與所述三維溝道區域的相對端相鄰定位的漏極區域；以及 柵極電極，疊置在所述三維溝道區域上； 其中所述第二半導體材料僅存在于所述柵極電極下面的區域中。
2.根據權利要求1所述的半導體器件，其中，所述核心和所述外延覆蓋層中的每個相對于下層襯底向上突出。
3.根據權利要求1所述的半導體器件，其中，所述核心與所述第一半導體材料的下層襯底一體形成。
4.根據權利要求1所述的半導體器件，其中，所述核心形成在絕緣體上半導體(SOI)襯底的絕緣層上。
5.根據權利要求1所述的半導體器件，其中，所述三維溝道區域、所述源極區域、所述漏極區域和所述柵極電極中的每個通過所述絕緣層與下層襯底分離，由此形成與所述下層襯底完全隔離的晶體管。
6.根據權利要求1所述的半導體器件，其中，所述第二半導體材料具有比所述第一半導體材料更大的晶格常數，由此在所述外延覆蓋層中產生壓縮性應變。
7.根據權利要求6所述的半導體器件，其中，所述第一半導體材料包括硅，并且所述第二半導體材料包括硅和鍺。
8.根據權利要求1所述的半導體器件，其中，所述第二半導體材料具有比所述第一半導體材料更小的晶格常數，由此在所述外延覆蓋層中產生拉伸性應變。
9.根據權利要求8所述的半導體器件，其中，所述第一半導體材料包括硅和鍺，并且其中所述第二半導體材料包括硅。
10.一種半導體器件，包括: 三維溝道區域，包括第一半導體材料的核心和第二半導體材料的外延覆蓋層，其中所述第一半導體材料和所述第二半導體材料分別具有不同的晶格常數，由此在所述外延覆蓋層中產生應變； 與所述三維溝道區域的一端相鄰定位的源極區域，以及與所述三維溝道區域的相對端相鄰定位的漏極區域； 柵極電極，疊置在所述三維溝道區域上；以及 中空的三維柵極電介質層，在所述柵極電極與所述三維溝道區域之間。
11.根據權利要求10所述的半導體器件，其中，所述核心和所述外延覆蓋層中的每個相對于下層襯底向上突出。
12.根據權利要求10所述的半導體器件，其中，所述核心與所述第一半導體材料的下層襯底一體形成。
13.根據權利要求10所述的半導體器件，其中，所述核心形成在絕緣體上半導體(SOI)襯底的絕緣層上。
14.根據權利要求10所述的半導體器件，其中，所述三維溝道區域、所述源極區域、所述漏極區域和所述柵極電極中的每個通過所述絕緣層與下層襯底分離，由此形成與所述下層襯底完全隔離的晶體管。
15.根據權利要求10所述的半導體器件，其中，所述第二半導體材料具有比所述第一半導體材料更大的晶格常數，由此在所述外延覆蓋層中產生壓縮性應變。
16.根據權利要求15所述的半導體器件，其中，所述第一半導體材料包括硅，并且所述第二半導體材料包括硅和鍺。
17.根據權利要求10所述的半導體器件，其中，所述第二半導體材料具有比所述第一半導體材料更小的晶格常數，由此在所述外延覆蓋層中產生拉伸性應變。
18.根據權利要求17所述的半導體器件，其中，所述第一半導體材料包括硅和鍺，并且其中所述第二半導體材料包括硅。
19.根據權利要求10所述的半導體器件，其中，所述中空的三維柵極電介質層在所述柵極電極與成對的側壁間隔物中的每個側壁間隔物之間從所述三維溝道區域向上延伸。
20.根據權利要求10所述的半導體器件，其中，所述三維溝道區域被重復為一系列所述溝道區域，并且其中所述柵極電極位于所述系列內的多個溝道區域之上。
21.根據權利要求20所述的半導體器件，其中，所述中空的三維柵極電介質層在所述系列內的相鄰溝道區域之間向下延伸。
22.—種制作半 導體器件的方法,包括: 從中間晶體管結構去除虛設柵極，所述中間晶體管結構包括在所述虛設柵極下面的第一半導體材料的三維溝道區域； 在所述三維溝道區域的通過去除所述虛設柵極而暴露的部分上形成第二半導體材料的外延覆蓋層；以及 形成接觸所述第二半導體材料的所述覆蓋層的柵極結構。
23.根據權利要求22所述的方法，其中，所述三維溝道區域相對于下層襯底向上突出。
24.根據權利要求22所述的方法，其中，所述三維溝道區域與所述第一半導體材料的下層襯底一體形成。
25.根據權利要求22所述的方法，其中，在絕緣體上半導體(SOI)襯底的絕緣層上形成所述三維溝道區域。
26.根據權利要求22所述的方法，進一步包括: 在可以在基本上不蝕刻所述第一半導體材料的條件下蝕刻的半導體材料的犧牲層上形成所述三維溝道區域； 在所述三維溝道區域上形成所述虛設柵極； 去除所述犧牲層以產生在所述三維溝道區域下方的空隙；以及 在去除所述虛設柵極之前采用電介質材料填充所述空隙。
27.根據權利要求26所述的方法，其中，所述三維溝道區域、源極區域、漏極區域和所述柵極電極中的每個通過所述絕緣層與下層襯底分離，由此形成與所述下層襯底完全隔離的晶體管。
28.根據權利要求22所述的方法，其中，所述第二半導體材料具有比所述第一半導體材料更大的晶格常數，由此在所述外延覆蓋層中產生壓縮性應變。
29.根據權利要求28所述的方法，其中，所述第一半導體材料包括硅，并且所述第二半導體材料包括硅和鍺。
30.根據權利要求22所述的方法件，其中，所述第二半導體材料具有比所述第一半導體材料更小的晶格常數，由此在所述外延覆蓋層中產生拉伸性應變。
31.根據權利要求 30所述的方法，其中，所述第一半導體材料包括硅和鍺，并且其中所述第二半導體材料包括硅。
【文檔編號】H01L29/10GK104009086SQ201410067374
【公開日】2014年8月27日 申請日期:2014年2月26日 優先權日:2013年2月27日
【發明者】南云俊治 申請人:瑞薩電子株式會社