超接合半導體裝置的制造方法

超接合半導體裝置的制造方法
【專利摘要】本發明提供一種超接合半導體裝置的制造方法，能利用溝槽填埋法高精度地形成高濃度層，并能改善Eoff與dV/dt的權衡關系。利用溝槽填埋法形成并列pn層(30a)，并在該并列pn層(30a)的上部形成質子照射層(20)。通過熱處理使該質子照射層(20)的質子(19)施主化，形成高濃度n型半導體層(23)。另外，通過利用質子照射法來形成高濃度n型半導體，從而能與形成于外延層上的情況相比，高精度地形成高濃度n型半導體層23的雜質濃度及厚度。
【專利說明】超接合半導體裝置的制造方法

【技術領域】
[0001]本發明涉及一種MOSFET等功率半導體的制造方法，尤其涉及具有如下結構的超接合半導體裝置的制造方法，該超接合半導體裝置中，漂移層在垂直于半導體基板的主面的方向上延伸，使η型柱與P型柱交替相鄰地配置在平行于主面的方向上(并列pn柱結構:也稱作超接合)。

【背景技術】
[0002]一般而言，半導體裝置可以分類為將電極形成在半導體基板的單面上的橫向元件、及在半導體基板的兩個面上都具有電極的縱向元件。縱向半導體裝置中，導通狀態下漂移電流的流動方向、與截止狀態下因反向偏置電壓而導致耗盡層延伸的方向相同。常用的平面型η溝槽縱向MOSFET中，在高電阻的η-漂移層的部分處于導通狀態時，作為在縱向上流過有漂移電流的區域而工作。因而，若縮短該η-漂移層的電流路徑，則漂移電阻減小，因而能獲得降低MOSFET的實際的導通電阻的效果。
[0003]另一方面，高電阻的η-漂移層的部分在截止狀態下會耗盡而提高耐壓。因而，若η-漂移層變薄，則起始于P基極區域和η-漂移層之間的pn接合的、在漏極-基極間耗盡層的擴展寬度會變窄，導致耐壓降低。相反，在耐壓較高的半導體裝置中，由于η-漂移層較厚，因而導通電阻增大，導通損耗增加。由此，在導通電阻與耐壓之間存在權衡關系。
[0004]已知該權衡關系在IGBT、雙極晶體管、二極管等半導體裝置中也同樣成立。
作為解決上述權衡關系所引起的問題的解決方法，專利文獻I及專利文獻2等中記載了采用并列pn層的超接合(Super Junct1n:SJ)半導體裝置,該并列pn層通過將提高了雜質濃度的η型區域和P型區域交替反復地接合而成的漂移層構成。
[0005]圖14(b)是表示現有的超接合半導體裝置的主要部分的剖視圖。作為配置于第I主面(表面)的元件表面結構250，設有P基極區域225、ρ+集電極區域223、η+源極區域
224、柵極電極231、絕緣膜232、及源極電極233。
[0006]第2主面(背面)設有與η+漏極區域210相接觸的漏極電極211。并列pn層150設置于兀件表面結構250與η+漏極區域210之間。
[0007]在上述結構的超接合半導體裝置500中，即使并列pn層150的雜質濃度較高，但是在截止狀態下耗盡層會從在并列pn層的縱向上延伸的各pn接合起向橫向擴展，使漂移層整體耗盡，因而能實現高耐壓化。
[0008]制造超接合半導體裝置500的方法已知主要有2種。
在上述專利文獻I中，揭示了通過重復進行外延生長和離子注入，來形成超接合的方法。這種方法被稱為多級外延法。
[0009]圖13及圖14示出了利用多級外延法形成的現有的超接合半導體裝置的制造方法，是按照工序順序而示出的主要部分制造工序剖視圖。
(1)如圖13(a)所示，在n+Si基板110上形成高電阻的半導體外延層120。
(2)如圖13(b)所示，在半導體外延層120的表面側注入(離子注入)磷雜質121a，形成η型注入區域121。
(3)如圖13(c)所示，在η型注入區域121的表面上涂敷抗蝕劑層130，利用光刻法形成圖案。
(4)如圖13(d)所示，從抗蝕劑層130與半導體外延層120的表面側注入硼雜質122a，形成P型注入區域122。
(5)如圖13(e)所示，剝離抗蝕劑層130。
(6)如圖13(f)所示，在例如重復6次上述步驟(I)?(5)的工序后，再一次形成半導體外延層120。
(7)如圖14(a)所示，以高于外延生長時的溫度即1150°C?1200°C左右的溫度進行熱處理(drive:主擴散)，使η型注入區域121、ρ型注入區域122的磷雜質121a與硼雜質122a擴散，由此，縱向地將各注入區域相連，形成η型半導體層123 (η型柱)以及ρ型半導體層124 (ρ型柱)。
[0010]在該η型半導體層123、ρ型半導體層124中，虛線位置140的雜質濃度變高，由虛線夾持的中央部分141的雜質濃度變低。
(8)如圖14(b)所示，利用通常的MOSFET工序，在構成元件表面結構250的ρ基極區域
225、P+集電極區域223、η+源極區域224、柵極電極231、氧化膜232、源極電極233以及η+漏極區域210 (n+Si基板110)上形成漏極電極211，從而完成現有的超接合半導體裝置500。
[0011]另外，在專利文獻2中作為制造超接合結構的其它方法揭示了以下外延生長法:即，在η+基板上對η型層進行外延生長，對其挖出溝槽，并在該溝槽內部對P型層進行外延生長。這種方法被稱為溝槽填埋法。
[0012]另外，在專利文獻3中揭示了一種改善Eoff與dV/dt之間的權衡關系的超接合半導體裝置。在超接合半導體裝置中，將超接合的表面側(第I主面側)的雜質濃度增加至1.5?2.0倍左右，從而形成高濃度層(例如高濃度η型半導體層)，在不改變與超接合半導體裝置的柵極相連接的外部柵極電阻的情況下，使截止動作時的耗盡層不易擴展，從而改善Eoff與截止dV/dt之間的權衡關系。
[0013]對這里的EofT與截止時的dV/dt的關系進行說明。通過增大從外部連接至超接合半導體裝置的柵極的柵極電阻(電路電阻)，減小截止時的dV/dt，從而抑制電磁噪聲。然而，若增大柵極電阻則將使得截止時來自將超接合半導體裝置的米勒電容包含在內的柵極電容的電荷的抽離時間變長，從而增大截止損失(Eoff)。因此，Eoff與dV/dt處于權衡關系。在該專利文獻3中記載了一種元件結構，能夠不增加柵極電阻而減小dV/dt，從而改善Eoff與dV/dt的權衡關系。其中記載了以下方法，在該元件結構中，利用多級外延法來形成超接合的并列pn層，并在位于最高級的位置上形成高濃度層。另外，作為其它方法，也記載了在低濃度的外延層上形成高濃度層的外延層。之后，利用溝槽填埋法將P型半導體層填埋進溝槽中來形成超接合即并列pn層。由此，在并列pn層的上部配置由外延層構成的聞濃度層。
[0014]另外，在專利文獻4記載了一種MISFET，為了將寄生二極管的反向恢復電流軟恢復，而在并列pn層的下部設置高濃度的η型緩沖層。該緩沖層通過將質子、氦等重粒子發生施主化而形成。另外，這些重粒子也起到壽命抑制劑的作用。
[0015]另外，在專利文獻5中，為了在超接合MOSFET的并列pn層導入壽命抑制劑而照射質子、氦等重粒子，形成結晶缺陷，從而對壽命進行控制。通過將該重粒子照射深度調整到最佳，從而一并減小寄生二極管的反向恢復時間及漏電流。
[0016]另外，在專利文獻6中記載了如下內容:在縱橫比為8以上的較深的溝槽的側壁多次進行傾斜離子注入，之后，在溝槽內填埋相反導電型的半導體層，從而形成在深度方向上較長的并列pn層。
現有技術文獻專利文獻
[0017]專利文獻1:日本專利特開2001-119022號公報專利文獻2:美國專利第5216275號
專利文獻3:國際公開專利W02011/093473號公報專利文獻4:日本專利特開2012-142330號公報專利文獻5:國際公開專利W02010/024433號公報專利文獻6:日本專利特開2007-235080號公報


【發明內容】

發明所要解決的技術問題
[0018]然而，如所述專利文獻3所記載的那樣，在使用多級外延法的情況下，如上所述，由于要重復6次圖13所記載的4個工序:⑴外延生長、(2)離子注入、(3)形成圖案以及
(4)離子注入，因此，工序變長，成本變高。
[0019]另一方面，若利用外延法來形成利用溝槽填埋法來形成的雜質濃度均勻的高濃度層，則將導致成本變高的問題。另外，在外延法下高精度地控制高濃度的雜質濃度或厚度較為困難。
[0020]另外，在上述專利文獻I中，Eoff與dV/dt之間的權衡關系取決于寄生二極管，但未記載將MOSFET的柵極電阻設為可變時、改善截止狀態下的Eoff與dV/dt的權衡關系。
[0021]另外，在專利文獻2、4、6中未記載在并列pn層的上部設置高濃度層，將柵極電阻設為可變時改善Eoff與dV/dt的權衡關系。
[0022]另外，在專利文獻5中，重粒子照射用于控制壽命，與施主化無關。
本發明的目的在于解決上述問題，提供一種超接合半導體裝置的制造方法，能使用溝槽填埋法高精度地形成高濃度層，并能改善EofT與dV/dt的權衡關系。
解決技術問題所采用的技術方案
[0023]為了達成上述目的，根據權利要求1所記載的發明，涉及一種超接合半導體裝置制造方法，包含如下工序:通過外延生長在高濃度的半導體基板上形成濃度低于該半導體基板的第I導電型的第I半導體層的工序；在所述第I半導體層內從該第I半導體層的表面朝著所述半導體基板形成溝槽的工序；在所述溝槽中填埋通過外延生長而得到的第2導電型的第2半導體層，形成超接合即并列pn層的工序；在所述并列pn層的表面層上形成元件表面結構的工序；在形成所述元件表面結構的工序后，對所述半導體基板的背面進行磨削，使該半導體基板厚度變薄的工序；在使所述半導體基板厚度變薄的工序后，從所述半導體基板的背面側對所述元件表面結構下的所述并列Pn層進行重粒子照射，從而形成重粒子照射層的工序；以及通過熱處理使通過所述重粒子照射而形成的所述重粒子照射層的重粒子發生施主化，形成雜質濃度低于所述第2半導體層而高于所述第I半導體層的高濃度的第I導電型的第3半導體層。
[0024]另外，根據權利要求2所述的發明，在權利要求1所述的發明中，所述重粒子照射層配置于所述元件表面結構下方、從所述元件表面結構下到所述并列Pn層的下端為止的距離的1/2以下的范圍內。
[0025]另外，根據權利要求3所述的發明，在權利要求2所述的發明中，所述重粒子照射層配置于所述元件表面結構下方、從所述元件表面結構下到所述并列Pn層的下端為止的距離的1/4以下的范圍內。
[0026]另外，根據權利要求4所述的發明，在權利要求1所述的發明中，所述重粒子照射層的重粒子在所述熱處理下進行施主化后，平均施主濃度為所述第I半導體層的雜質濃度的0.1?2倍。
[0027]另外，根據權利要求5所述的發明，在權利要求1所述的發明中，可以在不同的加速能量下，多次進行所述重粒子照射而形成所述重粒子照射層。
[0028]另外，根據權利要求6所述的發明，在權利要求1所述的發明中，形成所述元件表面結構的工序可以包含:與所述第2半導體層相接地形成第2導電型的第4半導體層的工序；在該第4半導體層的表面層上形成第I導電型的第5半導體層的工序；以及在由該第5半導體層與所述第I半導體層夾持的所述第4半導體層上隔著柵極絕緣膜形成柵極電極的工序。
[0029]另外，根據權利要求7所述的發明，在權利要求1所述的發明中，可以在從較薄的所述半導體基板的背面側，對所述元件表面結構下的所述并列pn層進行重粒子照射以形成重粒子照射層的工序中，在并列pn層的第2半導體層上配置遮蔽膜的遮蔽部，將該遮蔽膜的開口部配置在所述并列Pn層的第2半導體層上，進行所述重粒子照射。
[0030]另外，根據權利要求8所述的發明，在權利要求1所述的發明中，使所述遮蔽膜延伸到所述并列pn層的第I半導體層上，在所述并列pn層的第2半導體層上配置所述遮蔽膜的遮蔽部，在所述并列pn層的第I半導體層上配置多個遮蔽膜的開口部，使該開口部的大小朝向所述第I半導體η層的中央變小。
[0031]另外，根據權利要求9所述的發明，在權利要求1至8的任一項所述的發明中，所述重粒子可以是質子或氦離子。
另外，根據權利要求10所述的發明，在權利要求1至9的任一項所述的發明中，所述超接合半導體裝置可以是超接合M0SFET。
發明效果
[0032]利用本發明無需像利用現有的多級外延法來進行制造的情況那樣，重復繁復的工序,因此能減少工序,降低成本。
另外，通過提高超接合部表面側的雜質濃度，能降低dV/dt，從而能以較低的成本制造出改善EofT與dV/dt的權衡關系后的元件。
[0033]另外，利用重粒子照射法來形成高濃度區域，從而能與形成在外延層上的情況相t匕，更高精度地形成高濃度區域的雜質濃度及厚度。其結果是，能實現合格率的上升及制造成本的降低。

【專利附圖】

【附圖說明】
[0034]圖1是本發明的實施例1的超接合半導體裝置100的主要部分制造工序剖視圖。 圖2是接著圖1的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖3是接著圖2的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖4是接著圖3的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖5是接著圖4的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖6是接著圖5的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖7是接著圖6的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖8是接著圖7的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖9是接著圖8的、本發明的實施例1的超接合半導體裝置100的主要部分制造工序首1J視圖。
圖10是帶狀的開口部以規定的間隔排列的線寬/間隔(line and space)形狀的氧化膜掩膜的主要部分俯視圖。
圖11是表示質子的平均施主濃度與質子劑量的關系的圖。
圖12是本發明的實施例2的超接合半導體裝置200的主要部分制造工序剖視圖。
圖13是以多級外延法來形成的現有的超接合半導體裝置的主要部分制造工序剖視圖。
圖14是接著圖13的、以多級外延法來形成的現有的超接合半導體裝置的主要部分制造工序剖視圖。
圖15是將圖6的元件表面結構29設為溝槽柵型MOSFET的元件表面結構29a時的主要部分剖視圖。
圖16是本發明的實施例3的超接合半導體裝置300的相當于圖7的主要部分制造工序剖視圖。
圖17是使用圖16的遮蔽膜的主要部分俯視圖。
圖18是本發明的實施例4的超接合半導體裝置400的相當于圖7的主要部分制造工序剖視圖。
圖19是分別表示遮蔽膜與施主分布的圖，圖19(a)是遮蔽膜45的主要部分俯視圖，圖19(b)是相當于以圖19(a)的X-X線切斷的部分的施主分布圖。

【具體實施方式】
[0035]利用以下實施例對實施方式進行說明。
(實施例1)
[0036]圖1?圖9是本發明的實施例1的超接合半導體裝置100的制造方法，是按照各工序順序所示的主要部分制造工序剖面圖。此外，本實施例設定為600V耐壓級別的超接合M0SFET，但在其它耐壓級別的情況下，若適當地調整膜厚、尺寸等參數，也能適用本發明。
[0037]另外，在以下說明中，將第I導電型設為η型，將第2導電型設為ρ型，但與此相反亦可。
(1)如圖1所示，例如在厚度為數ΙΟΟμπι的η型半導體基板I(硅)上形成例如外延生長厚度為45 μ m左右的η型半導體層2a，并在其上部形成氧化膜3 (S12)。
(2)如圖2所示，利用光刻法來對氧化膜3形成圖案。作為所形成的圖案形狀的一個示例，可以如圖10的俯視圖所示，即帶狀的開口部4的寬度W為6μπκ重復間隔T(單元間隔)為12 μ m的線寬/間隔形狀。
(3)如圖3所示，利用干蝕刻法對氧化膜3形成掩模，并對從氧化膜3的開口部4露出的表明5形成蝕刻層7，從表面5 (參照圖2)起形成深度L為40 μ m左右的溝槽6。形成有溝槽6的η型半導體層2為η型柱。
(4)如圖4所示，通過利用經過外延生長的ρ型半導體層8填埋溝槽6的內部來形成ρ型柱。
(5)如圖5所示，利用HF(氫氟酸)溶液等來去除氧化膜3 (參照圖4)，通過CMP (化學機械拋光:Chemical Mechanical Polishing)或蝕刻等來削除上部的P型半導體層8,使η型半導體層2 (η型柱)與ρ型半導體層8 (ρ型柱)的表面9、10的高度一致，從而形成并列pn層30a (并列pn柱結構)。
(6)如圖6所示，利用與現有技術相同的MOSFET工序，在并列pn層30a的上部形成元件表面結構29。
[0038]該元件表面結構29包括:在并列pn層的表面層上、形成于ρ型半導體層8上部的P基極區域11、以及形成在該表面層的P+集電極區域12、η+源極區域13。另外，η型半導體層2與η+源極區域13之間的ρ基極區域11的表面具備隔著柵極氧化膜14而形成的柵極電極15。另外，還包括:以覆蓋柵極電極15的方式形成的層間絕緣膜16、以及在層間絕緣膜16的開口部與P+集電極區域12及η+源極區域13相接觸的源極電極17。
[0039]該元件表面結構29采用平面柵極結構，但也可以如圖15所示那樣的采用溝槽柵極結構的元件表面結構29a。
該元件表面結構29a包括:形成在并列pn層的表面層的ρ基極區域11a、形成在ρ基極區域Ila的表面層的ρ+集電極區域12a以及n+源極區域13a。另外，還包括:從ρ基極區域I Ia的表面起到達η型柱的溝槽14b、以及隔著柵極氧化膜14a形成在該溝槽14b內的柵極電極15a。另外，還包括:以覆蓋柵極電極15a的方式形成的層間絕緣膜16a、以及在層間絕緣膜16a的開口部與P+集電極區域12a及n+源極區域13a相接觸的源極電極17a。并列pn層30a中位于比溝槽14b (元件表面結構29a)靠近下方的位置為并列pn層30。
(7)如圖7所示，通過磨削、研磨來減輕η型半導體基板I的背面，使其整體為60μ m?80μπι左右(該厚度根據半導體裝置的耐壓能力而變化)。從經過磨削、研磨后的背面Ia側進行質子照射18，例如利用0.5MeV左右的照射能量來對位于ρ基極區域11下(元件表面結構29下)的并列pn層30射出質子19，形成質子照射層20。分布有被照射的質子19的部位的前表面擴散有由結晶缺陷21所形成的缺陷層22。
[0040]此外，如圖15所示，在將溝槽柵極結構用作為元件表面結構29a的情況下，照射出的質子可能進入柵極氧化膜14a，從長期的可靠性來看，不希望這種情況發生。由此，優選為，通過照射能量或緩和劑來調整使得質子照射層20的上端在柵極氧化膜14a下端的下方。此外，在如圖7所示的平面柵極結構的元件表面結構29的情況下，只要是在不會產生閾值電壓變動或長期可靠性變差等影響的范圍內，質子19也可以進入ρ基極區域11。
(8)如圖8所示，質子照射后，以350?450°C來進行熱處理，在使缺陷層22恢復的同時，將質子自9施主化，以形成高濃度η型半導體區域23 (平面施主化區域)。此外，形成在因質子19等而產生的重粒子照射層的雜質態因熱處理而施主化。另外，施主化與因氧氣或照射而廣生的結晶缺陷等有關。
(9)如圖9所示，通過蒸鍍(或濺射)在背面的η+漏極區域25(經削薄的η+半導體基板I)上形成漏極電極24，完成超接合半導體裝置100。
[0041]通過如上所述的超接合半導體裝置100的制造方法，無需像以現有技術的多級外延方式來進行制造時的那樣、重復多次(I)外延生長至(4)離子注入為止的工序，從而能縮短工序，降低成本。另外，作為溝槽填埋法制成的元件的問題，即在柵極電阻可變時、Eoff與dV/dt間的權衡關系也能得到改善。由此，能夠制造出Eoff與dV/dt間的權衡關系得到改善的低成本的超接合半導體裝置100。
[0042]關于質子照射18的參數，由于依賴于裝置，因此需要在實際設備上調整條件。如圖7所示，在將并列pn層30設為從ρ型半導體層8與ρ型基極區域11相接觸的位置8a (元件表面結構29下方)起到ρ型半導體層8的下端8b (并列pn層30、30a的底面)為止的情況下，并列pn層30的深度方向的長度Q為從溝槽6的深度L中減去ρ型基極區域11與P型半導體層8相接觸的位置的深度R后的值。若L = 40 μ m、R = 8 μ m，則Q = 32 μ m。將質子照射層20形成在從并列pn層30的表面30b (所述的位置8a)起算的并列pn層30的長度Q的1/2 (16 μ m)以下的區域、更優選為形成在并列pn層30的長度Q的1/4 (8 μ m)以下的區域，通過熱處理來形成高濃度η型半導體區域23，從而獲得良好的電荷平衡，從而能抑制耐壓性能的降低。
[0043]通過質子劑量來調整高濃度η型半導體區域23的雜質濃度，通過質子的照射能量來調整高濃度η型半導體區域23的形成位置，通過改變照射能量并進行多次的質子照射來調整高濃度η型半導體區域23的厚度。
[0044]另外，作為質子劑量，優選通過調整使其平均施主濃度為η型半導體層23的雜質濃度的0.1倍?2.0倍。也就是說，高濃度η型半導體區域23的雜質濃度提高到η型半導體層2的1.1倍(1+0.1)?3倍(1+2)即可。由此，能獲得電荷平衡，從而抑制并列pn層30的耐壓特性的下降。此外，Eoff與dV/dt之間的權衡關系得到改善。
[0045]例如，如上述實施例所示，以耐壓600V、開口部4的寬度W為6μ m、單元間隔為12μπι來進行設計，將η型半導體層2的雜質濃度(形成時的摻雜濃度)設為5.0X1015cm_3。如上所述，將質子的平均施主濃度設為η型半導體層2的雜質濃度的0.1?2.0倍、即
0.5X 115CnT3?1.0X 116CnT3即可。也就是說，將高濃度η型半導體區域23的雜質濃度設為5.5 X 115CnT3?1.5 X 11W即可。該平均施主濃度被設定為ρ型半導體層8不發生翻轉(變為η型)的濃度。若平均施主濃度為η型半導體層2的雜質濃度的0.1倍以下，則高濃度η型半導體區域23的雜質濃度過低，使得EofT與dV/dt之間的權衡關系的改善效果較小。另外，若超過2倍，則將導致并列pn層30上的電荷平衡被破壞，使得耐壓特性降低。該質子的平均施主濃度被加到所述η型半導體層2的雜質濃度中，形成高濃度η型半導體區域23。另外，若如上述那樣，將并列pn層30的長度Q設為32 μ m左右，則如果該長度的例如1/4、即從并列pn層30的上端(ρ基極區域11的下端)起8 μ m的η型半導體層2的位置提高至質子的平均施主濃度(0.5Χ 115CnT3?1.0X 116CnT3)，那么能抑制耐壓特性的下降，并大幅度改善Eoff與dV/dt之間的權衡關系。當然，將上述1/4改為1/2的情況下，也具有改善權衡關系的效果。
[0046]圖11是表示質子的平均施主濃度(cm_3)與質子劑量(cm_2)的關系的圖。分布有質子的范圍(質子照射層20的范圍)是從并列pn層30的表面30b起下方8 μ m的范圍。在該范圍內形成高濃度η型半導體區域23即可。另外，質子的平均施主濃度通過對施主濃度的深度方向的擴散圖線進行SIMS(二次離子質譜:secondary 1n mass spectroscopy)評價來求出。
[0047]上述圖11所示的曲線圖是質子照射能量為0.5MeV、退火溫度為350°C、退火時間為5小時的條件下的數據。根據曲線圖，滿足上述質子的平均施主濃度(=0.5X 115CnT3?
1.0X 116CnT3)的質子劑量為 1.0XlO1W ?0.9 X 115Cm'
[0048]另外，在改變高濃度η型半導體區域23的雜質濃度或厚度的情況下，需要調整質子照射能量或退火條件。也就是說，如上所述那樣通過SIMS評價獲取新的改變質子劑量后的質子的施主濃度圖線，并制成如圖11那樣的曲線圖即可。
[0049]另外，作為實現同樣的結構的方法，還有通過外延生長法來形成高濃度η型半導體區域的方法。也就是說，已知有如下的方法:在上述圖1所示的步驟中，在通過外延生長在η型半導體基板1(硅)上例如形成η型半導體層2a時，使η型濃度上升了的高濃度η型半導體區域進行外延生長。然而，在該方法中，存在難以利用外延生長法來使濃度均勻的問題，使得高濃度η型半導體區域上產生土 10%以上的濃度偏差。另一方面，若通過質子照射來形成，則能將該濃度偏差在±5%以內，與在外延層形成的情況相比，能提高雜質濃度的精度。通過提高精度，能進行邊界設計，并使超接合半導體裝置小型化，另外，通過提高精度，還能提高合格率，降低成本。
[0050]另外，通過將高濃度η型半導體區域23設置在并列pn層30的長度Q的1/2以下的范圍(優選為1/4以下的范圍)內，能抑制耐壓特性的降低，從而改善Eoff與dV/dt的權衡關系。
(實施例2)
[0051]圖12是本發明的實施例2的超接合半導體裝置200的主要部分制造工序剖視圖。該圖12是相當于圖7的圖。與實施例1不同點在于，將3He++或4He++等氦離子27用作為照射粒子，而取代質子18。該情況下，由于施主化所需的溫度是高于質子18時的溫度(?500°C )，因此，需要考慮對電極的破壞。另一種方法是，也可以在形成漏極電極或源極電極之前進行粒子照射以及熱處理。
[0052]在氦離子照射的情況下，也能期待與質子照射相同的效果。此外，對于圖中的標號,26表示氦照射,28是氦照射層。
(實施例3)
[0053]圖16及圖17是說明本發明的實施例3的超接合半導體裝置300的制造方法的圖，圖16是相當于圖7的主要部分制造工序剖視圖，圖17是圖16所使用的遮蔽膜的主要部分俯視圖。
[0054]在η型半導體層2進行質子照射，在P型半導體層8上使用由鋁構成的遮蔽膜41，從而不會被照射。遮蔽膜41并不局限于鋁，也可以是鉻或金等其它金屬，只要能遮擋射出的離子即可。
[0055]由此，通過不對ρ型半導體層8照射質子，從而不會發生P型雜質濃度的降低，因此，與實施例1相比，電荷平衡更良好，也更容易確保耐壓特性，從而能提高η型半導體層2的η型雜質濃度。
[0056]另外，在圖17中，標號42是遮蔽膜41的遮蔽部，43是開口部。遮蔽部42配置在并列Pn層30的ρ型半導體層8上，開口部43配置在并列pn層30的η型半導體層2上。
[0057]通過使用這樣的遮蔽膜41，能對元件終端的耐壓區域形成掩模。通過對耐壓區域形成掩模，從而能防止耐壓區域施主濃度的增加，并防止耐壓特性的下降。
[0058]本實施例中，使用了不對ρ型半導體層8照射質子的遮蔽膜41,但也可以使用僅對元件終端的耐壓區域形成掩模的遮蔽膜來照射出質子。
(實施例4)
[0059]圖18及圖19是說明本發明的實施例4的超接合半導體裝置400的制造方法的圖，圖18是相當于圖7的主要部分制造工序剖視圖，圖19是分別表示遮蔽膜與施主分布的圖，圖19(a)是遮蔽膜45的主要部分俯視圖，圖19(b)是相當于在圖19(a)的X-X線切割后的部分的施主分布圖。
[0060]在遮蔽膜45上，形成有開口部47，該開口部47從與并列pn層的ρ型半導體層8相接觸的部分朝著η型半導體層2的中央，直徑(面積)變小。利用該遮蔽膜45將與ρ型半導體層8相接觸部分附近的η型半導體層2的施主濃度提高，并從該部分朝著η型半導體層2的中央降低施主濃度，從而形成高濃度η型半導體區域23 (參照圖9)。另外，在遮蔽膜45上，fl是較大直徑的開口部，f2是中間直徑的開口部，f3是較小直徑的開口部。在該示例中，開口部47的種類為3種，但并不局限于此。另外，開口部47的平面形狀并不限于圓形，可以是三角形、長方形、多邊形或帶狀等。無論在何種情況下，只要是具有朝著η型半導體層2的中央面積變小的開口部47的遮蔽膜45即可。另外，也可以不在η型半導體層2的中央附近設置開口部47。在該情況下，η型半導體層2的中央附近未形成有高濃度η型半導體區域23。
[0061 ] 通過利用該遮蔽膜45來形成高濃度η型半導體區域23，從而在雜質量相同的情況下，與在整個面均勻地照射質子的情況相比，能進一步提高與P型半導體層8形成的pn接合附近的雜質濃度。由此，從與P型半導體層8形成的pn接合向高濃度η型半導體區域23擴散的耗盡層在擴散初期就被抑制。其結果是，與實施例1相比，能降低截止時的dV/dt，并減小電磁噪聲。此外，圖中的標號46是遮蔽部。
[0062]另外，在上述實施例3、4中，也可以像實施例2那樣使用氦照射，取代質子照射。 標號說明
[0063]I η型半導體基板(漏極區域)
Ia背面
2 η型半導體層(η型柱)2a n型半導體層(溝槽形成前的外延層)
3氧化膜4,43,47 開口部5表面(外延層)
6溝槽7蝕刻
8 ρ型半導體層(P型柱)
9表面(η型柱)
10表面(ρ型柱)
11,11a ρ基極區域12,12a p+集電極區域13,13a n+源極區域14，14a柵極氧化膜14b 溝槽15,15a柵極電極16,16a層間絕緣膜17,17a源極電極18質子照射19質子20質子照射21結晶缺陷22缺陷層
23高濃度η型半導體區域24漏極電極25 η+漏極區域26氦照射27氦離子28氦照射層
29元件表面結構(平面柵極型)
29a元件表面結構(溝槽柵極型)
30并列pn層(元件表面結構29下方位置)30a并列pn層(元件表面結構29形成前)41，45遮蔽膜42，46遮蔽部
100,200本發明的超接合半導體裝置
【權利要求】
1.一種超接合半導體裝置的制造方法，其特征在于，包括以下工序: 通過外延生長在高濃度的半導體基板上形成濃度低于該半導體基板的第I導電型的第I半導體層的工序； 在所述第I半導體層內從該第I半導體層的表面朝著所述半導體基板形成溝槽的工序; 在所述溝槽中填埋通過外延生長而得到的第2導電型的第2半導體層，形成超接合即并列Pn層的工序； 在所述并列Pn層的表面層上形成元件表面結構的工序； 在形成所述元件表面結構的工序后，對所述半導體基板的背面進行磨削，使該半導體基板厚度變薄的工序； 在使所述半導體基板厚度變薄的工序后，從所述半導體基板的背面側對所述元件表面結構下的所述并列Pn層進行重粒子照射，從而形成重粒子照射層的工序；以及 通過熱處理使通過所述重粒子照射而形成的所述重粒子照射層的重粒子發生施主化，形成雜質濃度低于所述第2半導體層而高于所述第I半導體層的高濃度的第I導電型的第3半導體層。
2.如權利要求1所 述的超接合半導體裝置的制造方法，其特征在于， 所述重粒子照射層配置于所述元件表面結構下方、從所述元件表面結構下到所述并列pn層的下端為止的距離的1/2以下的范圍內。
3.如權利要求2所述的超接合半導體裝置的制造方法，其特征在于， 所述重粒子照射層配置于所述元件表面結構下方、從所述元件表面結構下到所述并列pn層的下端為止的距離的1/4以下的范圍內。
4.如權利要求1所述的超接合半導體裝置的制造方法，其特征在于， 所述重粒子照射層的重粒子在所述熱處理下進行施主化后，平均施主濃度為所述第I導體層的雜質濃度的0.1~2倍。
5.如權利要求1所述的超接合半導體裝置的制造方法，其特征在于， 在不同的加速能量下，多次進行所述重粒子照射而形成所述重粒子照射層。
6.如權利要求1所述的超接合半導體裝置的制造方法，其特征在于， 形成所述元件表面結構的工序包含:與所述第2半導體層相接地形成第2導電型的第4半導體層的工序；在該第4半導體層的表面層上形成第I導電型的第5半導體層的工序；以及在由該第5半導體層與所述第I半導體層夾持的所述第4半導體層上隔著柵極絕緣膜形成柵極電極的工序。
7.如權利要求1所述的超接合半導體裝置的制造方法，其特征在于， 在從較薄的所述半導體基板的背面側，對所述元件表面結構下的所述并列Pn層進行重粒子照射以形成重粒子照射層的工序中，在并列pn層的第2半導體層上配置遮蔽膜的遮蔽部，將該遮蔽膜的開口部配置在所述并列pn層的第I半導體層上，進行所述重粒子照射。
8.如權利要求1所述的超接合半導體裝置的制造方法，其特征在于， 使所述遮蔽膜延伸到所述并列Pn層的第I半導體層上，在所述并列pn層的第2半導體層上配置所述遮蔽膜的遮蔽部，在所述并列pn層的第I半導體層上配置多個遮蔽膜的開口部，使該開口部的大小朝向所述第I半導體層的中央而變小。
9.如權利要求1至8中任一項所述的超接合半導體裝置的制造方法，其特征在于，所述重粒子是質子或氦離子。
10.如權利要求1至9中任一項所述的超接合半導體裝置的制造方法，其特征在于，所述超接合半導體裝置是超接合 MOSFET。
【文檔編號】H01L29/78GK104078364SQ201410062018
【公開日】2014年10月1日 申請日期:2014年2月24日 優先權日:2013年2月25日
【發明者】山田三千矢, 藤平龍彥 申請人:富士電機株式會社