一種鰭狀背柵的存儲結構及其浮體單元的自動刷新方法
【專利摘要】本發明提出一種鰭狀背柵的存儲結構及其浮體單元的自動刷新方法，通過在一上表面設置有背柵的襯底的上表面設置有背柵氧化層；并在背柵氧化層上設置浮柵結構，在很小的電壓就能完成數據寫入，并且采用的浮體單元自動刷新技術，保持時間大大增加，顯著降低了功耗，同時由于存儲單元尺寸也非常小，集成度也非常高。用本發明單管存儲結構替代原來六管存儲單元結構的靜態隨機存儲器可大幅降低CMOS處理器芯片面積，并且適用于28/20/14nm甚至以下工藝節點，成本明顯降低，功耗也顯著下降。
【專利說明】一種鰭狀背柵的存儲結構及其浮體單元的自動刷新方法
【技術領域】
[0001]本發明涉及一種半導體器件結構及其制備技術，尤其涉及一種鰭狀背柵的存儲結構及其浮體單元的自動刷新方法。
【背景技術】
[0002]利用半導體技術所發展起來的記憶體元件，如動態隨機存儲器(DRAM)、靜態隨機存儲器(SRAM)、非揮發性存儲器(NVM)等等現今都被廣泛應用在各種電子產品中。隨著摩爾定律(Moore’ sLaw)的發展，存儲器元件尺寸越來越小，使得單位面積可容納的晶體管數目增多，速度也越來越快。由于DRAM、SRAM的讀取速度非常快，也被逐漸集成到片上系統中，以達到更高的集成度和性能。以Intel —款四核處理器芯片為例，系統中嵌入了三級高速緩存器，一級高速緩存(cache LI)、二級高速緩存器(cache L2)及三級共享高速緩存(cache L3)。其中二級高速緩存和三級高速緩存幾乎占據一半以上的芯片面積。嵌入式靜態隨機存儲器(eSRAM)雖然存取速度快，但是基本存儲單元為六管單元，占用面積大，成本高。嵌入式動態隨機存儲器(eDRAM)基本存儲單元為1T1R，但是電容漏電現象電容需要常常更新(Refresh)，功耗大大增加，而且隨著尺寸縮小，電容為了達到足夠的電荷存儲量，工藝制造上是個很大的挑戰。
[0003]如何解決上述問題，現有一種做法就是利用浮體單元提出一種類似動態隨機存儲器(DRAM)的單管存儲結構，原因是它的存儲單元尺寸能夠低至4F2，并且利用晶體管浮體效應來存儲信息從而結構上無需電容，因此可伸縮性大大提高。目前基于晶體管的IT DRAM受到廣泛關注，這是由于其良好的輸入輸出電流比例和非破壞性的讀操作特性。一種典型的基于絕緣體上娃(SOI)技術的IT DRAM單元的橫截面,如圖1所示,浮體單元15 (FBC)位于一層埋入式氧化物層(BOX) 12之上，使溝道15與襯底11時間實現隔離。向該存儲單元寫入數據的原理如圖2所示。當寫I的時候柵端脈沖電壓使npn BJT晶體管導通，并且漏端14為高電平，電子從源端13注入并通過浮體單元15到達漏端14，電子在加速的過程中產生電子空穴對，從而會在溝道浮體單元中形成空穴積累，此時浮體單元的狀態即為“I”。如圖3所示，在寫O時，通過柵極耦合空穴被疏散，此時浮體單元15的狀態即為“O”。在讀取信息的時候，若浮體單元初始狀態為“1”，那么在柵極16電平不改變時，BJT晶體管會被觸發導通，如果初始狀態為“0”，那么BJT晶體管將保持截止狀態，通過對導通電流和截止電流的檢測可讀取出存儲信息。但是這種結構在寫入數據時需要大量功耗，并且由于數據保持時間短仍需要不斷刷新，降低了讀取速度。
[0004]另外，傳統的DRAM由于電容的電荷泄露問題，一段時間內就要刷新一次，比如每隔64ms就刷新一次。在基本存儲單元為ITlC標準的DRAM芯片中，每一次刷新過程都是周期性的讀取存儲器每一行，讀出每一位上的數據，然后重新存儲，這樣的刷新過程是順序進行的，一行接著一行，。例如對于一個64Mbit的DRAM，組成方式為16Mbit*4，擁有4096行地址位，為了刷新這樣的存儲器，就必須一行接著一行讀取4096次，對于選中的每一行，我們必須讀取這一行里的每一位，并通過檢測放大讀出數據再重新存儲到指令單元。這樣的刷新過程會浪費大量功耗，并且在重新存儲過程中，DRAM是不能進行其他任何操作，這對DRAM的性能大大折扣。
[0005]中國專利(
【發明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司